《数字电子技术 03A第三章 组合逻辑电路.ppt》由会员分享，可在线阅读，更多相关《数字电子技术 03A第三章 组合逻辑电路.ppt（86页珍藏版）》请在taowenge.com淘文阁网|工程机械CAD图纸|机械工程制图|CAD装配图下载|SolidWorks_CaTia_CAD_UG_PROE_设计图分享下载上搜索。
1、第三章第三章 组合逻辑电路组合逻辑电路定义：任意时刻的输出状态只决定于该时刻的输入状态，而定义：任意时刻的输出状态只决定于该时刻的输入状态，而与从前的状态（输入与输出）无关。用方框图表示如下：与从前的状态（输入与输出）无关。用方框图表示如下：组合逻辑电路X1X2X3:XnZ1Z2Z3:ZmZ1=f1(X1,X2,Xn）Z2=f2(X1,X2,Xn）Zm=fm(X1,X2,Xn）逻辑关系逻辑关系电路结构特点：电路结构特点：由门电路组合而成，电路中没有记忆单由门电路组合而成，电路中没有记忆单元，没有反馈通路。元，没有反馈通路。组合电路分类：组合电路分类：按逻辑功能特点，可分为：加法器、比按逻辑功能
2、特点，可分为：加法器、比较器、编码器、译码器、数据选择器、较器、编码器、译码器、数据选择器、数据分配器、只读存储器等等数据分配器、只读存储器等等按所使用的基本开关元件，可分为按所使用的基本开关元件，可分为CMOS、TTL等类型等类型按集成度不同，可分为按集成度不同，可分为SSI、MSI、LSI、VLSI逻辑功能表示法：逻辑功能表示法：真值表、卡诺图、逻辑表达式、时间图真值表、卡诺图、逻辑表达式、时间图关于组合电路，主要研究两个问题：关于组合电路，主要研究两个问题：（1）若组合电路已经给定，一般要求对其进行分析）若组合电路已经给定，一般要求对其进行分析（2）若组合电路只给出功能要求，一般要对其进
3、行设计）若组合电路只给出功能要求，一般要对其进行设计3.1组合逻辑电路的分析组合逻辑电路的分析(1)(1)由逻辑电路图写出逻辑表达式；由逻辑电路图写出逻辑表达式；(2)(2)化简和变换各逻辑表达式；化简和变换各逻辑表达式；(3)(3)列出真值表；列出真值表；(4)(4)据真值表和表达式对逻辑电路进行分析，据真值表和表达式对逻辑电路进行分析，最后确定其逻辑功能。最后确定其逻辑功能。分析步骤：分析步骤：分析目的：分析目的：说明给定电路的逻辑功能说明给定电路的逻辑功能逻辑电逻辑电路图路图逻辑表逻辑表达式达式列写真列写真值表值表分析逻分析逻辑功能辑功能化为最简化为最简与或与或例例1 1 已知电路如图所
4、示，分析说明该电路的逻辑功能。已知电路如图所示，分析说明该电路的逻辑功能。由真值表可知：由真值表可知：ABCABC三个变量中，三个变量中，有两个或两个以上为有两个或两个以上为“1 1”时，输时，输出为出为“1 1”；有两个或两个以上为；有两个或两个以上为“0 0”时，输出为时，输出为“0 0”；所以，；所以，这是一个这是一个:1.1.根据逻辑电路图写出逻辑表达式根据逻辑电路图写出逻辑表达式:Z=Z1+Z2+Z3=AB+BC+AC2.2.列出真值表列出真值表输入A B CZ1 Z2 Z3输出Z 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0
5、 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 1 1 0 0 1 1 1 0 0 0 1 0 1 1 13.3.分析逻辑功能分析逻辑功能解：解：多数表决电路多数表决电路=AB=BC=AC例例2 2 已知电路如图所示，试分析该电路的已知电路如图所示，试分析该电路的 逻辑功能。逻辑功能。1.1.根据逻辑电路图写出逻辑表达式根据逻辑电路图写出逻辑表达式2.2.列出真值表列出真值表 1011100011011011100101110110101010000000CBA3.3.确定逻辑功能：确定逻辑功能：解解：奇校验电路奇校验电路例例3 3 已知电路如图所示，试分析该电路的逻辑功能。已知
6、电路如图所示，试分析该电路的逻辑功能。1.1.根据逻辑电路图写出逻辑表达式根据逻辑电路图写出逻辑表达式解解：化简得：化简得：2.2.列出真值表列出真值表3.3.确定逻辑功能：确定逻辑功能：由由真真值值表表可可知知,当当A A、B B、C C取取相相同同值值时时,F F为为1,1,否否则则F F为为0 0。所所以以该该电电路路是是一一个个 一致性电路一致性电路。ABCF00010010010001101000101011001111另外，上面的电路其实可以另外，上面的电路其实可以做进一步的简化做进一步的简化思考：不一致电路应是怎样的？思考：不一致电路应是怎样的？3.2组合逻辑电路的设计组合逻辑电
7、路的设计(1)(1)由实际问题进行逻辑抽象，列出真值表；由实际问题进行逻辑抽象，列出真值表；(2)(2)由真值表列出逻辑表达式；由真值表列出逻辑表达式；(3)(3)简化和变换逻辑表达式；简化和变换逻辑表达式；(4)(4)画出逻辑电路图逻辑功能。画出逻辑电路图逻辑功能。设计步骤：设计步骤：设计目的：设计目的：据给定逻辑功能及实现所用器件的要求，据给定逻辑功能及实现所用器件的要求，找出实现方案，并画出逻辑电路图找出实现方案，并画出逻辑电路图组合逻辑电路设计是其分析的逆过程组合逻辑电路设计是其分析的逆过程实际逻实际逻辑问题辑问题逻辑表逻辑表达式达式列写真列写真值表值表逻辑电逻辑电路图路图逻辑抽象逻辑
8、抽象公式法化简公式法化简卡诺图化简卡诺图化简所需表所需表达式达式若无要求，则化若无要求，则化为最简逻辑式为最简逻辑式若已要求逻辑门若已要求逻辑门类型及个数，则类型及个数，则视其要求而定视其要求而定原则原则：最简（要求所用器件的种类和数量都尽可能最简（要求所用器件的种类和数量都尽可能 少，且器件之间的连线也最少少，且器件之间的连线也最少)。试用与非门和反相器试用与非门和反相器设计一个优先排队电路。火车有特快、直快和慢车。设计一个优先排队电路。火车有特快、直快和慢车。它们进出站的优先次序是：它们进出站的优先次序是：特快、直快、慢车，同一时刻只能有一列车特快、直快、慢车，同一时刻只能有一列车进出。进
9、出。解：解：例例1 1：1 1）由题意进行逻辑抽象。）由题意进行逻辑抽象。输入变量及逻辑状态定义：输入变量及逻辑状态定义：有无特快正准备进出站定义为变量有无特快正准备进出站定义为变量A A。A=1A=1表示有特快正准备进出站，表示有特快正准备进出站，反之反之A=0A=0同理，将有无直快和慢车正准备进出站分别定义为变量同理，将有无直快和慢车正准备进出站分别定义为变量B B、C C输出变量及逻辑状态定义：输出变量及逻辑状态定义：某时刻特快能否进出站定义为变量某时刻特快能否进出站定义为变量LALA。LA=1LA=1表示特快能够进出站，反表示特快能够进出站，反之之LA=0LA=0同理，将直快和慢车能否
10、进出站分别定义为变量同理，将直快和慢车能否进出站分别定义为变量LBLB、LCLC经过逻辑抽象，可列真值表：当特快当特快A=1A=1时，无论直快时，无论直快B B、慢车慢车C C为何值，为何值，LA=1LA=1，LB=LC=0;LB=LC=0;当直快当直快B=1B=1，且，且A=0A=0时，无论时，无论C C为何值，为何值，LB=1LB=1，LA=LC=0LA=LC=0；当慢车当慢车C=1C=1，且，且A=B=0A=B=0时，时，LC=1LC=1，LA=LB=0LA=LB=0。ABC LA LB LC000 0 0 01 01 001 1 0 00 1 0 0 0 1 00001111LAABC
11、01000111102 2）写出逻辑表达式。）写出逻辑表达式。4 4）画出逻辑电路图）画出逻辑电路图 3 3）根据题意，变换成与非形式）根据题意，变换成与非形式 解：解：1)1)逻辑抽象。逻辑抽象。设设A A、B B、C C为输入变量，分别表示为输入变量，分别表示A A、B B、C C三台设备的运停状三台设备的运停状态。设备运转为态。设备运转为1 1状态，设备停止为状态，设备停止为0 0状态，状态，X X、Y Y为输出变量，分别表示为输出变量，分别表示X X、Y Y两台发电机的启停。两台发电机的启停。1 1表示发电机表示发电机启动，启动，0 0表示发电机停机表示发电机停机例例2 2：某工厂有某
12、工厂有A A、B B、C C三台设备，其中三台设备，其中A A和和B B的功率相等，的功率相等，C C的功率是的功率是A A的的两倍。这些设备由两倍。这些设备由X X和和Y Y两台发电机供电，发电机两台发电机供电，发电机X X的最大输出功率等于的最大输出功率等于A A的的功率，发电机功率，发电机Y Y的最大输出功率是的最大输出功率是X X的三倍。要求设计一个逻辑电路，能够的三倍。要求设计一个逻辑电路，能够根据各台设备的运转和停止状态，以最节约能源的方式启、停发电机。根据各台设备的运转和停止状态，以最节约能源的方式启、停发电机。2)2)列真值表列真值表 3)3)卡诺图化简卡诺图化简,并写出并写出
13、X X、Y Y的逻辑表达式；的逻辑表达式；输 入输 出A B C XY00000101001110010111011100101001010101114)4)画出逻辑图画出逻辑图。写写原函数原函数最简与或式最简与或式给定逻辑门后列写对应逻辑函数的方法：给定逻辑门后列写对应逻辑函数的方法：要求用要求用与非门与非门实现实现写写原函数原函数最简或与式最简或与式要求用要求用或非门或非门实现实现写反函数写反函数最简与或式最简与或式要求用要求用与或非门与或非门实现实现解：由于函数已是最简与解：由于函数已是最简与或式，直接将或式，直接将F F两次取反，两次取反，得得 画逻辑电路图，如右图所示画逻辑电路图，如
14、右图所示例例3 3：用与非门实现函数用与非门实现函数 （本题单变量的反变量可直接于逻辑图给出，不用经过反相器实现）（本题单变量的反变量可直接于逻辑图给出，不用经过反相器实现）对函数还可做如下变换：对函数还可做如下变换：相应的逻辑电路图，如右图所示相应的逻辑电路图，如右图所示图图(a)(a)为为二二级级5 5与非门，图与非门，图(b)(b)为为三三级级4 4与非门与非门,显然图显然图(b)(b)中的门电路较少，此为其优点，但中的门电路较少，此为其优点，但是其级数较多，这会使得电路工作速度变慢。是其级数较多，这会使得电路工作速度变慢。图图(a)(a)图图(b)(b)“门电路的数量最少门电路的数量最
15、少”和和“级数最少级数最少”通常通常相互矛盾。通常，题目不特别指明，即按相互矛盾。通常，题目不特别指明，即按“级数最少级数最少”解题；特别指明侧重前者，则按解题；特别指明侧重前者，则按“门电路的数量最少门电路的数量最少”解题。解题。3.3 3.3 加法器加法器3.3.1 3.3.1 半加器（半加器（Half AdderHalf Adder）不考虑低位来的进位，不考虑低位来的进位，只考虑两个加数只考虑两个加数AiAi、BiBi相加，相加，其和为其和为SiSi，向高位的进位为，向高位的进位为Ci Ci。计算过程如下：。计算过程如下：真值表：真值表：1000C011110101000SBA逻辑表达式
16、：逻辑表达式：进位进位Ci逻逻辑辑图图逻逻辑辑符符号号3.3.2 3.3.2 全加器（全加器（Full AdderFull Adder）真值表：真值表：卡诺图：卡诺图：1110111010011100101001110100110010100000CiSiBiAiCi-1 全加器能进行加数、被加数和低位来的进位信号相加，并根据求和结全加器能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位信号。果给出该位的进位信号。01011010SiCi-1AiBi010001111000100111CiCi-1AiBi0100011110卡诺图化简：卡诺图化简：01011010SiCi-
17、1AiBi010001111000100111CiCi-1AiBi0100011110逻辑图逻辑图:HA1HA2该图该图表明：表明：1 1、用两个半加器和一个或门可以实、用两个半加器和一个或门可以实现全加器：先求两个加数的半加和，现全加器：先求两个加数的半加和，再与低位的进位作第二次半加，所得再与低位的进位作第二次半加，所得结果即全加器的和。结果即全加器的和。2 2、两个半加器的进位作逻辑加，即、两个半加器的进位作逻辑加，即全加器的进位。全加器的进位。全加器的符号全加器的符号构成：用多个构成：用多个1 1位全加器组成位全加器组成 低位的进位输出送至邻近高位的进位输入。属于并行相加，串行进位低位
18、的进位输出送至邻近高位的进位输入。属于并行相加，串行进位 缺点：运算速度慢。缺点：运算速度慢。3.3.3 3.3.3 串行进位加法器串行进位加法器FA0C-1A0B0S0FA1FA2FA3C0C1C2C3S1S2S3A1B1A2B2A3B3Ci=GiPiCi-1GiPi 3.3.4 3.3.4 超前进位加法器超前进位加法器Si=PiCi-1 Ci=GiPiCi-1C0=G0+P0C-1C1=G1+P1C0C2=G2+P2C1=G1+P1G0+P1P0C-1=G2+P2G1+P2P1G0+P2P1P0C-1C3=G3+P3C2=G3+P3G2+P3P2G1+P3P2P1G0+P3P2P1P0C-
19、1进位信号的产生：进位信号的产生：集成集成4 4位加法器位加法器 74LS28374LS283逻辑图：逻辑图：Si=PiCi-1 Ci=GiPiCi-1 74LS28374LS283逻辑框图逻辑框图 74LS28374LS283引脚图引脚图3.4 3.4 编码器编码器3.4.1 3.4.1 编码器的定义及功能编码器的定义及功能v编码编码 ：将若干个二进制码：将若干个二进制码“0 0”和和“1 1”，按某种规律编排组合成为代，按某种规律编排组合成为代 码，并赋予特定的含义，用以表示二进制以外其他的数或字母、符号、控制码，并赋予特定的含义，用以表示二进制以外其他的数或字母、符号、控制符，这就是编码
20、。符，这就是编码。v编码器编码器：具有编码功能的逻辑电路。：具有编码功能的逻辑电路。v编码器的特点编码器的特点：能将某一组输入信息变换为二进制的代码输出。即对：能将某一组输入信息变换为二进制的代码输出。即对应输入的每一个状态，输出一个编码。应输入的每一个状态，输出一个编码。(输入多输入多输出少输出少)v编码器分为：编码器分为：普通编码器和优先编码器。普通编码器和优先编码器。v普通编码器：普通编码器：同一时刻只允许一个输入信号有效同一时刻只允许一个输入信号有效一般而言，一般而言，N N个不同的信号，至少需要个不同的信号，至少需要n n位二进制数编码。位二进制数编码。N N和和n n之间满足下列关
21、系之间满足下列关系:2 2n nN N 为此目的而设计的编码电路称为二进制编码器，详称为为此目的而设计的编码电路称为二进制编码器，详称为n n位二进制编码器位二进制编码器 v优先编码器：优先编码器：允许两个以上的输入信号有效，但当同时输入几个有效允许两个以上的输入信号有效，但当同时输入几个有效信号时，优先编码器能按设定的优先级别，只对其中优先权最高的一个信号时，优先编码器能按设定的优先级别，只对其中优先权最高的一个进行编码。进行编码。如如4/24/2线编码器：将输入的线编码器：将输入的4 4个状态编成个状态编成2 2位二进制数码输出；位二进制数码输出；如如8/38/3线编码器：将输入的线编码器
22、：将输入的8 8个状态编成个状态编成3 3位二进制数码输出；位二进制数码输出；如如BCDBCD编码器：将编码器：将1010个输入编成个输入编成4 4位位8421BCD8421BCD码输出。码输出。四四输输入入二二进进制制码码输输出出1.1.普通普通4/24/2线编码器线编码器I0 I1I2I3Y1Y0100000010001001010000111 4/24/2线编码器功能表线编码器功能表编码器的输入为编码器的输入为高电平高电平有效。有效。当所有的输入都为当所有的输入都为0 0时，电路的输出时，电路的输出Y Y1 1Y Y0 0=？00逻辑图：逻辑图：I0 I1I2I3Y1Y010000001
23、0001001010000111 4/24/2线编码器功能表线编码器功能表显然，无法区分上面两种情况，显然，无法区分上面两种情况，本电路存在问题。本电路存在问题。I I0 0I I1 1I I2 2I I3 3=0000=0000时，电路的输出时，电路的输出Y Y1 1Y Y0 0=00=00I I0 0I I1 1I I2 2I I3 3=1000=1000时，电路的输出时，电路的输出Y Y1 1Y Y0 0=00=00设计一个键控设计一个键控8421BCD8421BCD码编码器码编码器2.2.键控键控8421BCD8421BCD码编码器码编码器-10/4-10/4线编码器线编码器解：解：（
24、1 1）列出真值表：）列出真值表：输输入入输输出出S0S1S2S3S4S5S6S7S8S9ABCDGS111111111100000111111111010011111111110110001111111101101111111111011101101111110111101011111101111101001111011111100111110111111100101101111111100011011111111100001该编码器输入该编码器输入低电平低电平有效有效（2 2）由真值表写出各输出的逻辑表达式为：）由真值表写出各输出的逻辑表达式为：重新整理得：重新整理得：（3 3）由表达式画
25、出）由表达式画出逻辑图：逻辑图：（4 4）增加控制使能标志）增加控制使能标志GSGS ：(1)(1)当按下当按下S S0 0S S9 9任意一个键时，任意一个键时，GS=1GS=1，表示有表示有信号输入；信号输入；(2)(2)当当S S0 0S S9 9均没均没按下时，按下时，GS=0GS=0，表示没有信号表示没有信号输入。输入。3.5 3.5 译码器和数据分配器译码器和数据分配器 v译码译码:是编码的逆过程。将具有特定含义的不同二进制码识别是编码的逆过程。将具有特定含义的不同二进制码识别出来，并转换成控制信号。出来，并转换成控制信号。3.5.1 3.5.1 译码器的定义及功能译码器的定义及功
26、能v译码器：译码器：具有译码功能的逻辑电路称为译码器。具有译码功能的逻辑电路称为译码器。v译码器分类：译码器分类：具有译码器按功能的不同可分为：具有译码器按功能的不同可分为：变量译码器变量译码器 表示输入变量状态，表示输入变量状态，2/42/4，3/83/8，4/164/16码制变换译码器码制变换译码器 BCD/BCD/十，余十，余3/3/十，格雷码十，格雷码/十十显示译码器显示译码器 驱动显示器件驱动显示器件1.1.二进制译码器的一般原理二进制译码器的一般原理当使能端当使能端EIEI为有效电平时，对应每一组输入代码，只有其中为有效电平时，对应每一组输入代码，只有其中一一个输出端个输出端为有效
27、电平为有效电平(输入输入少少 输出多输出多）n个代个代码输入码输入端端使能输使能输入端入端EI2n个译码个译码输出端输出端2.2.由门电路构成的由门电路构成的2/42/4线译码器线译码器输输入入输输出出EIABY0Y1Y2Y3HHHHHLLLLHHHLLHHLHHLHLHHLHLHHHHHL列写功能表如下：列写功能表如下：输输入入输输出出EIABY0Y1Y2Y31HHHH00001110011011010110101111103.5.2 3.5.2 集成译码器集成译码器以以74138-3/874138-3/8线译码器为例线译码器为例 三三个个使使能能端端三三个个输输入入端端八八个个输输出出端端
28、7413874138逻辑符号逻辑符号7413874138芯片引脚芯片引脚根据功能表可得知根据功能表可得知7413874138芯片的用法：芯片的用法：此处使能端控制此处使能端控制使芯片处于非正使芯片处于非正常工作状态常工作状态故此可用故此可用A A2 2A A1 1A A0 0分别表示分别表示CBACBA习惯上，常用习惯上，常用A A2 2A A1 1A A0 0表示最高、次高、最低位，表示最高、次高、最低位，3/83/8线译码器能产生三变量函数的全部最小项。线译码器能产生三变量函数的全部最小项。基于这一点用该器件能够方便地实现三变量逻辑函数。基于这一点用该器件能够方便地实现三变量逻辑函数。74
29、13874138工作条件工作条件 ：GG1 1=1=1，GG2A2A=G=G2B2B=0=0例例1 1：用：用3/83/8线译码器实现逻辑函数线译码器实现逻辑函数用用译码器实现逻辑函数时可不用化简，直接由最小项表达。译码器实现逻辑函数时可不用化简，直接由最小项表达。例例2:2:用用7413874138实现函数实现函数解：解：另：另：处相同都为处相同都为例例3 3：用两片：用两片7413874138扩展为扩展为4 4线线1616线译码器线译码器连接好三个部分：输出、输入、使能连接好三个部分：输出、输入、使能输出端输出端输入端输入端使能端使能端abcdfge3.5.3 3.5.3 显示器和译码器显
30、示器和译码器 （1 1）按发光物质不同，分为）按发光物质不同，分为“发光二极管显示器发光二极管显示器”、“荧光数字显荧光数字显 示器示器”、“液晶显示器液晶显示器”和和“气体放电气体放电显示器显示器”四种四种。共阳七段显示器共阳七段显示器共阴七段显示器共阴七段显示器七段显示器七段显示器 （2 2）按字形显示方式不同，分为）按字形显示方式不同，分为“字型重叠式字型重叠式”、“点阵式点阵式”和和 “分段式分段式”三种。三种。显示器主要分为两类：显示器主要分为两类：01abcdfga b c d e f g111111001100001101101e共阴极显示器共阴极显示器译码器译码器7448744
31、8（输出为高电平，驱动共阴显示器）（输出为高电平，驱动共阴显示器）4 4个输入端个输入端3 3个辅助控制端个辅助控制端7 7个输出端个输出端 译码器74487448功能框图功能框图ABCDagb.LTBI/RBORBI7448十进制或功能输 入BI/RBO输出字形LTRBIDCBAabcdefg0HHLLLLHH H HHHHL1HLLLHHL H HLLLL2HLLHLHH H LHHLH3HLLHHHH H HHLLH15HHHHHHL L LLLLL消 隐脉冲消隐灯 测 试LL L LLLLLHLLLLLLL L LLLLLLHH H HHHHHBCD-七段显示译码器七段显示译码器744
32、8的逻辑功能的逻辑功能 译码器7448功能输 入BI/RBO输出字形LTRBIDCBAabcdefg消 隐脉冲消隐灯 测 试LL L L LLLLHLLLLLLL L L LLLLLHH H H HHHHBCD-BCD-七段显示译码器七段显示译码器7414874148的逻辑功能的逻辑功能 灭灯输入灭灯输入BIBI/动态灭灯输出动态灭灯输出RBORBO：该控制端有时作为输入，有该控制端有时作为输入，有时作为输出。当作输入使用，且时作为输出。当作输入使用，且BI=0BI=0时，无论其他输入为何，时，无论其他输入为何，灭零。灭零。动态灭零输入动态灭零输入RBIRBI：当当LT=1LT=1，RBI=0
33、RBI=0且输入代码也为零时，各且输入代码也为零时，各段输出为零（灭零，所有字形段输出为零（灭零，所有字形熄灭），同时熄灭），同时RBO=0 动态灭零输出动态灭零输出RBORBO：BI/RBOBI/RBO作为输出使用时，受控于作为输出使用时，受控于RBIRBI。实现无意义位的实现无意义位的“消隐消隐”。即，当。即，当RBI=0RBI=0，且输入代码为且输入代码为0 0，RBO=0RBO=0（准备去灭别人）；当准备去灭别人）；当RBI=1RBI=1，则，则RBO=1RBO=1。试灯输入试灯输入LTLT：当当LT=0LT=0时（时（BI/RBOBI/RBO是输出端，且是输出端，且RBO=1RBO=
34、1），无无论其他输入端是什么状态，所有段输出均为论其他输入端是什么状态，所有段输出均为1 1，显示字形，显示字形8 8。用于检查译码器和显示器的好坏。用于检查译码器和显示器的好坏。用7448驱动BS201A的连接方法1K7 3.6 3.6 数据选择器数据选择器3.6.1 3.6.1 数据选择器的定义及功能数据选择器的定义及功能 数据选择器：数据选择器：数据的定向。数据的定向。将多个数据源来的数据，将多个数据源来的数据，经过选择后，分时经过选择后，分时 送到唯一的通道去。送到唯一的通道去。也相当于一个单刀多掷开关，又称也相当于一个单刀多掷开关，又称“多路开关多路开关”。以以4 4选选1 1数据选
35、择器为例（数据选择器为例（74LS15374LS153）四选一数据选择器四选一数据选择器地址输入端地址输入端数据输入端数据输入端使能端，低电使能端，低电平有效平有效数据输出端数据输出端0 0D0D1D2D30 11 01 174LS15374LS153的工作原理的工作原理=10输输 入入输出输出使能使能地址地址EIBAY 10000D0001D1010D2011D3=04选1 功能表介绍集成电路数据选择器介绍集成电路数据选择器74LS15174LS151 74LS151的逻辑图的逻辑图使能输使能输入端入端8 8路路数数据据输输入入端端地址输地址输入端入端2 2个互个互补输出补输出端端集成电路数
36、据选择器集成电路数据选择器74LS15174LS151的逻辑符号及功能引脚的逻辑符号及功能引脚 74LS151功能框图功能框图74LS151引脚图引脚图D7YWEN74LS151D6D5D4D3D2D1D0CB A输 入输 出使 能选 择YWENCBAHXXXLHLLLLD0LLLHD1LLHLD2LLHHD3LHLLD4LHLHD5LHHLD6LHHHD7当当EN=0EN=0时，时，Y Y的表达式为的表达式为:当当EN=1EN=1时，时，Y=0 Y=0。无效输出无效输出74LS15174LS151的功能表的功能表八选一八选一MUXMUX的逻辑表达式的逻辑表达式如需选择多位如需选择多位数据时数
37、据时:2 2位八选一数选位八选一数选器的连接方法器的连接方法可由几个可由几个1 1位的位的数选器并联而成数选器并联而成D0D15为为1616路数据输路数据输入；入；Y Y为输出为输出 用两片用两片8 8选选1 1数选器构数选器构成成1616选选1 1数选器数选器1616选选1 1数据选择器数据选择器使能端作为地址输入端使能端作为地址输入端的最高位的最高位。数据选择器数据选择器74LS15174LS151的应用的应用2 2、逻辑函数产生器、逻辑函数产生器 从功能表和逻辑图上可知：从功能表和逻辑图上可知：当使能端当使能端EN=0EN=0时，输出时，输出Y Y的表达式为的表达式为:当当D Di i=
38、1=1时，对应的最小项在表达式中出现；时，对应的最小项在表达式中出现；当当D Di i=0=0时，不出现。时，不出现。将地址信号将地址信号CBACBA作为函数的输入变量，作为函数的输入变量，数据输入数据输入D0D0D7D7作为控制信号（控制各最作为控制信号（控制各最小项在输出函数中是否出现），则数选器就小项在输出函数中是否出现），则数选器就成为一个逻辑函数产生器。成为一个逻辑函数产生器。1 1、完成多路数据的传送，如前所述。、完成多路数据的传送，如前所述。D7WYEN74LS151D6D5D4D3D2D1D0CB A0例例 试用试用8 8选选1 1数据选择器数据选择器74LS15174LS15
39、1产生逻辑函数产生逻辑函数=m3D3+m5D5+m6D6+m7D7显然，当显然，当DD3 3=D=D5 5=D=D6 6=D=D7 7=1=1，DD0 0=D=D1 1=D=D2 2=D=D4 4=0=0时，时，7415174151的输出即为逻辑函数的输出即为逻辑函数L L。解：解：使用数据选择器来实现逻辑函数的好处是：逻辑函数无需化简使用数据选择器来实现逻辑函数的好处是：逻辑函数无需化简XYZ0103.7 3.7 数据分配器数据分配器 数据分配器：数据分配器：数据的分路。数据的分路。将一个数据源来的数据分时送到多个不同将一个数据源来的数据分时送到多个不同的通道上去。相当于一个单刀多掷开关。的
40、通道上去。相当于一个单刀多掷开关。输输入入数数据据数据分配器示意图数据分配器示意图DA0A1Y3Y2Y0Y1S输输出出数数据据通道选择信号通道选择信号开关S受A1和A0控制DA0A1Y3Y2Y0Y1S故可用二故可用二四线译码器作为四线译码器作为1 1路路4 4路数据分配器路数据分配器可用三可用三八线译码器作为八线译码器作为1 1路路8 8路数据分配器路数据分配器数据分配器的结构和译码器相同数据分配器的结构和译码器相同,只是只是译译码器的地址信号码器的地址信号在这里作为在这里作为选择信号选择信号而已而已例例:用用3/83/8线译码器，将数据信号分配到线译码器，将数据信号分配到8 8个不同的通道。
41、个不同的通道。1010此时：此时：输输入入输输出出G1G G2B2BG G2 2A ACBAY0Y1Y2Y3Y4Y5Y6Y7LLXXXXHHHHHHHHHLDLLLDHHHHHHHHLDLLHHDHHHHHHHLDLHLHHDHHHHHHLDLHHHHHDHHHHHLDHLLHHHHDHHHHLDHLHHHHHHDHHHLDHHLHHHHHHDHHLDHHHHHHHHHHD7413874138译码器作为数据分配器时的功能表译码器作为数据分配器时的功能表 3.8 3.8 用用MSIMSI实现组合逻辑函数实现组合逻辑函数 用用MSIMSI设计组合电路的步骤：设计组合电路的步骤：1 1）列真值表）列
42、真值表2 2）写逻辑函数表达式（）写逻辑函数表达式（SSISSI中一般要写成最简，此不必）中一般要写成最简，此不必）3 3）将表达式变换成与所用）将表达式变换成与所用MSIMSI逻辑函数相似的形式逻辑函数相似的形式4 4）根据对比结果，确定数据线，选择线的对应关系，画图）根据对比结果，确定数据线，选择线的对应关系，画图例：用例：用7413874138设计一个多输出组合设计一个多输出组合网络，它的输入为网络，它的输入为A A、B B、C C三个变三个变量，输出为下面三个函数。量，输出为下面三个函数。一、用二进制译码器实现逻辑函数一、用二进制译码器实现逻辑函数解：解：若将译码器的输入信号若将译码器
43、的输入信号A A2 2、A A1 1、A A0 0分别对应于分别对应于A A、B B、C,C,则有则有二、用数据选择器实现逻辑函数二、用数据选择器实现逻辑函数例例1 1：试用试用8 8选选1 1数据选择器数据选择器7415174151实现逻辑函数：实现逻辑函数：将待实现的逻辑函数转换成最小项表达式并令将待实现的逻辑函数转换成最小项表达式并令A=A2,B=A1,C=A0：画出连线图如右图所示：画出连线图如右图所示：法法1：8选选1数据选择器标准数据选择器标准“与或式与或式”为为比较以上两式可得：比较以上两式可得：令令A=A2,B=A1,C=A0并将待实现的逻辑函数转换成最小项表达式：并将待实现的
44、逻辑函数转换成最小项表达式：画出连线图如右图所示：画出连线图如右图所示：法法2：8选选1数据选择器标准数据选择器标准“与或式与或式”为为比较以上两式可得：比较以上两式可得：解：解：将将A A、B B接到地址输入端，接到地址输入端，C C加到适当的数据输入端。加到适当的数据输入端。作出逻辑函数作出逻辑函数L L的真值表，根据真值表画出连线图。的真值表，根据真值表画出连线图。例例2 2：试用试用4 4选选1 1数据选择器实现逻辑函数：数据选择器实现逻辑函数：本章小结本章小结1 1常常用用的的中中规规模模组组合合逻逻辑辑器器件件包包括括编编码码器器、译译码码器器、数数据据选择器、数值比较器、加法器等
45、。选择器、数值比较器、加法器等。2 2上上述述组组合合逻逻辑辑器器件件除除了了具具有有其其基基本本功功能能外外，还还可可用用来来设设计计组组合合逻逻辑辑电电路路。应应用用中中规规模模组组合合逻逻辑辑器器件件进进行行组组合合逻逻辑辑电电路路设设计计的的一一般般原原则则是是：使使用用MSIMSI芯芯片片的的个个数数和和品品种种型型号号最少，芯片之间的连线最少最少，芯片之间的连线最少3 3用用MSIMSI芯芯片片设设计计组组合合逻逻辑辑电电路路最最简简单单和和最最常常用用的的方方法法是是，用用数数据据选选择择器器设设计计多多输输入入、单单输输出出的的逻逻辑辑函函数数；用用二二进进制制译码器设计多输入
46、、多输出的逻辑函数。译码器设计多输入、多输出的逻辑函数。以下为课件所用素材1110111010011100101001110100110010100000CiSiBiAiCi-101011010SiCi-1AiBi010001111000100111CiCi-1AiBi01000111107413874138集成译码器功能表集成译码器功能表输输 入入输输 出出G G1 1G G2A2AG G2B2BC CB BA AY Y0 0Y Y1 1Y Y2 2Y Y3 3Y Y4 4Y Y5 5Y Y6 6Y Y7 7H HH HH HH HH HH HH HH HH HX XH HH HH HH H
47、H HH HH HH HH HL LH HH HH HH HH HH HH HH HH HL LL LL LL LL LL LH HH HH HH HH HH HH HH HL LL LL LL LH HH HL LH HH HH HH HH HH HH HL LL LL LH HL LH HH HL LH HH HH HH HH HH HL LL LL LH HH HH HH HH HL LH HH HH HH HH HL LL LH HL LL LH HH HH HH HL LH HH HH HH HL LL LH HL LH HH HH HH HH HH HL LH HH HH HL LL LH HH HL LH HH HH HH HH HH HL LH HH HL LL LH HH HH HH HH HH HH HH HH HH HL L