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1、2023年集成电路可靠性面临的挑战|集成电路可靠性 集成电路牢靠性介绍 ocean 发表于: 2023-7-21 20:59 来源: 半导体技术天地 集成电路牢靠性介绍 半导体国际: 中芯国际集成电路制造有限公司(SMIC) 韩强 简维廷 黄宠嘉 牢靠性的定义是系统或元器件在规定的条件下和规定的时间内，完成规定功能的实力。从集成电路的诞生起先，牢靠性的探讨测试就成为IC 设计、制程探讨开发和产品生产中的一个重要部分。 Jack Kilby 在1958年独创了集成电路，第一块商用单片集成电路在1961年诞生；1962年9月26日，第一届集成电路方面的专业国际会议在美国芝加哥召开。当时会议名称为“
2、电子学失效物理年会”；1967年, 会议名称改为“牢靠性物理年会”；1974年又改为“国际牢靠性物会议”(IRPS) 并持续至今。IRPS 已经发展成集成电路行业的一个盛会，而牢靠性也成为横跨学校探讨所及半导体产业的重要探讨领域。 集成电路牢靠性评估体系 经过四十多年的发展，集成电路的牢靠性评估已经形成了完整的、系统的体系，整个体系包含制程可 靠性、产品牢靠性和封装牢靠性。 制程牢靠性评估采纳特别设计的结构对集成电路中制程相关的退化机理 (Wearout Mechanism)进行测试评估。例如，我们运用在芯片切割道(Scribe Line)上的测试结构来进行 HCI ( Hot Carrier
3、 Injection) 和 NBTI (Negative Bias Temperature Instability) 测试，对器件的牢靠性进行评估。 产品牢靠性和封装牢靠性是利用真实产品或特别设计的具有产品功能的TQV (Technology Qualification Vehicle) 对产品设计、制程开发、生产、封装中的牢靠性进行评估。 集成电路牢靠性工作者的主要任务 牢靠性定义中“规定的时间”即常说的“寿命”。依据国际通用标准，常用电子产品的寿命必需大于10年。明显，我们不行能将一个产品放在正常条件下运集成电路牢靠性介绍行10年再来推断这个产品是否有牢靠性问题。牢靠性评估采纳“加速寿命测
4、试 ”(Accelerated Life Test, ALT)。把样品放在高电压、大电流、高湿度、高温、较大气压等条件下进行测试，然后依据样品的失效机理和模型来推算产品在正常条件下的寿命。通常的测试时间在几秒到几百小时之内。所以精确评估集成产品的牢靠性，是牢靠性工作者一个最重要的任务。当测试结果表明某一产品不能满意设定的牢靠性目标，我们就要和产品设计、制程开发、产品生产部门一起来改善产品的牢靠性，这也是牢靠性工作者的另一重要职责。当产品生产中发生问题时， 对产品的牢靠性风险评估是牢靠性工作者的第三个重要使命。 为了达成这三项使命，我们必需完成以下6个详细工作： 1）探讨理解产品失效机理和寿命推
5、算模型； 2）设计和优化测试结构； 3）开发和选择合适的测试设备、测试方法和程序； 4）驾驭牢靠相关的统计学问，合理选择样品数量和数据分析方法； 5）深化了解制程参数和牢靠性之间的关系； 6）驾驭失效分析的基本学问，有效利用各种失效分析工具。 这6个方面的工作相互影响依靠。对失效机理和生产制程的理解是最基本的，只有理解，才能设计出比较合适的测试结构，选择适当的测试与数据分析方法，并采纳合适的寿命推算模型，以做出精确的寿命评估。只有深化理解制程参数和失效机理之间的相互关系，才能有效地驾驭方向、订下重点、安排资源， 来改善产品的牢靠性。 集成电路牢靠性面临的挑战 九十年头以来，集成电路技术得到了快
6、速发展，特征尺寸不断缩小，集成度和性能不断提高。为了减小成本，提高性能，集成电路技术中引入大量新材料、新工艺和新的器件结构。这些发展给集成电路牢靠 性的保证和提高带来了巨大挑战。 1) 随着特征尺寸的缩小，工艺中的一些关键材料已接近物理极限，其失效模型发生了变更，这对测试方法以及寿命评估都带来了严峻挑战。同时，一部分失效机理的牢靠性问题变得特别严峻。例如NBTI 报道于1966年，对较大尺寸的半导体器件，其对性能影响并不大；然而随着器件尺寸的减小，加在栅极氧化层上的电场越来越高，工作温度也相应提高，器件对工作阀值电压越来越敏感，NBTI 已成为影响集成电路可 靠性的关键问题。 2 )新材料和新
7、工艺的引入导致了新的牢靠性问题。例如为了减小金属互连对器件速度的延迟，低k 和超低k 介质被引入到金属互连制程中。由于其机械、电学和热学性能远远低于传统的二氧化硅材料，Vbd (Breakdown Voltage)和TDDB (Time Dependant Dielectric Breakdown) 寿命，以及由低k 材料和高密度倒装芯片封装引起的新失效机理CPI (Chip Package Interaction)已成集成电路牢靠性的制约因素。 3 )尺寸的缩小和集成度的提高对牢靠性的测试带来了挑战。尺寸缩小导致对ESD （Electrostatic Discharge ）变得更加敏感。封装测试中的E S D问题会严峻影响牢靠性评估的胜利率和精确性。集成度的提高也使一些常规牢靠性评估因时间变长而显得特别困难。如4G Flash记忆体的传统100K 耐久性测试会 超过2千小时, 严峻影响新制程牢靠性评估的刚好完成。 结论 集成电路的快速发展，给牢靠性保证带来了巨大的挑战。集成电路工作者要进一步深化探讨牢靠性物理和失效机理，加强牢靠性工程相关工作；同时也要和产品设计、制程开发和生产部门紧密合作，以削减牢靠性对集成电路特征尺寸进一步缩小的制约，并保证产品保持足够的牢靠性容限(Reliability Allowance)。