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1、 IC设计流程之实现篇全定制设计要谈IC设设计的流程程，首先得得搞清楚IIC和IC设计的的分类。集成电路芯芯片从用途途上可以分分为两大类类：通用IIC（如CPUU、DRAMM/SRAAM、接口口芯片等）和和专用ICC（ASICC）（Appplicaationn Speecifiic Inntegrratedd Cirrcuitt），ASIIC是特定定用途的IIC。从结结构上可以以分为数字字IC、模拟拟IC和数模模混合ICC三种，而而SOC（Systtem OOn Chhip，从从属于数模模混合ICC）则会成成为IC设计的的主流。从从实现方法法上IC设计又又可以分为为三种，全全定制（ffull
2、custtom）、半半定制（SSemi-custtom）和和基于可编编程器件的的IC设计。全全定制设计计方法是指指基于晶体体管级，所所有器件和和互连版图图都用手工工生成的设设计方法，这这种方法比比较适合大大批量生产产、要求集集成度高、速速度快、面面积小、功功耗低的通通用IC或ASICC。基于门门阵列（ggate-arraay）和标标准单元（standard-cell）的半定制设计由于其成本低、周期短、芯片利用率低而适合于小批量、速度快的芯片。最后一种IC设计方向，则是基于PLD或FPGA器件的IC设计模式，是一种“快速原型设计”，因其易用性和可编程性受到对IC制造工艺不甚熟悉的系统集成用户的欢
3、迎，最大的特点就是只需懂得硬件描述语言就可以使用EDA工具写入芯片功能。从采用的工工艺可以分分成双极型型(bippolarr)，MOS和其其他的特殊殊工艺。硅硅（Si）基半半导体工艺艺中的双极极型器件由由于功耗大大、集成度度相对低，在在近年随亚亚微米深亚亚微米工艺艺的的迅速发展展，在速度度上对MOOS管已不不具优势，因因而很快被被集成度高高，功耗低低、抗干扰扰能力强的的MOS管所所替代。MMOSFEET工艺又又可分为NNMOS、PMOSS和CMOSS三种；其其中CMOOS工艺发发展已经十十分成熟，占占据IC市场的的绝大部分分份额。GGaAs器器件因为其其在高频领领域（可以以在0.335um下下
4、很轻松作作到10GGHz）如如微波ICC中的广泛泛应用，其其特殊的工工艺也得到到了深入研研究。而应应用于视频频采集领域域的CCDD传感器虽虽然也使用用IC一样的的平面工艺艺，但其实实现和标准准半导体工工艺有很大大不同。在IC开发发中，常常常会根据项项目的要求求（Speecifiicatiions）、经经费和EDDA工具以以及人力资资源、并考考虑代工厂厂的工艺实实际，采用用不同的实实现方法。其实IC设设计这个领领域博大精精深，所涉涉及的知识识工具领域域很广，本本系列博文文围绕EDDA工具展展开，以实实现方法的的不同为主主线，来介介绍这三种种不同的设设计方法：全定制、半半定制和基基于FPGGA的I
5、C设计，这这三种方法法在EDAA工具和流流程上都有有各自鲜明明的特色，通通过介绍这这三种ICC设计方法法可以让大大家对ICC设计有个个清晰的思思路，也顺顺便介绍了了其中涉及及到的大多多数EDAA工具，并并且避免了了读者陷入入IC领域的的某些细节节中而不能能一窥全貌貌之嫌。其其实，无论论是IC和ASICC，还是I/O芯片、CPPU芯片在在EDA工具具上的区别别都不明显显，并且涉涉及某些应应用领域的的特定的知知识，需要要读者具备备一定的背背景知识，不不适合用来来作为介绍绍IC的设计计流程的入入门级题材材。全定制ICC设计方法法，是按照照规定的功功能与性能能要求，先先设计出满满足功能的的电路，然然后
6、对电路路的布局与与布线进行行专门的优优化设计，以以达到芯片片的最佳性性能。全定定制IC设计的的主要EDDA工具有有Cadeence的的Virttuosoo、Synoopsyss的Custtom DDesiggner（CD）等，这这两款工具具实际上提提供一个集集成设计环环境，在这这个环境里里用户可以以方便地配配置和利用用各家EDDA的工具具来完成各各个设计阶阶段的任务务。首先来来看一看它它的设计基基本流程（如如下图）。图11. 定义义设计规格格（Dessign Speccificcatioon）典型的设计计规格书描描述了电路路的功能（电电流放大能能力、信噪噪比、带宽宽等），最最大可容许许的延时，
7、以以及其他的的物理性能能，如功耗耗等。通常设计规规格书给予予电路设计计者以较大大的设计自自由度：如如选择特定定的电路拓拓扑结构，特特定器件的的位置，输输入输出ppin角的的位置，MMOSFEET的宽长长比等。下面是一个个一个全加加器的规格格说明书：-0.8umm双井CMOOS工艺“加法”“进进位”的传传递延时小小于1.22ns“加法”“进进位”的转转换时间小小于1.22ns电路面积小小于15000平方微微米动态功耗1mW（VDD=5V，fmaxx=20MMHZ）-2. 绘制制电路图电路图绘制制工具称为为Scheematiic Caapturre（下图图是Virrtuosso中的Commpose
8、er工具），可可以提供门门级和晶体体管级的电电路图绘制制功能，该该步骤完成成后可以生生成网表文文件供电路路仿真之用用。需要说说明的是，各各家产生的的Scheematiic文件不不完全兼容容，要从SSynoppsys的的CD中读入入Virttuosoo产生的电路路图似乎有有些困难。再再有一点就就是从网表表反过来生生成电路图图这一功能能在这两家家的工具中中都没有被被支持，有有一个第三三方工具sspiceevisoon有此功功能，但是是否能导入入Virttuosoo或CD中者不不得而知，spicevison这个工具的用处在于晶体管级的调试（对照网表和电路图），不在于其生成的电路图的通用性。图23.
9、产生生子电路或或电路单元元符号在有层次结结构（hiierarrchiccal）的的电路中，使使用用户自自定义的电电路图符号号来代替整整个子电路路块，有利利于减少重重复绘制这这些频繁出出现的子电电路块，使使整个顶层层的电路整整洁而有序序，避免出出现一个一一大片的扁扁平（fllatteen）的电电路图。如如反相器IINV，NOR和NADNN等，在设设计中一般般都使用自自定义的电电路符号代代替，这也也是代工厂厂提供PDDK中常用用的一个手手法。4. 电路路仿真这一步将调调用电路仿仿真器，如如HSPIICE、SPECCTRE、ELDOO等来实现现电路的仿仿真，用以以验证电路路的各项电电性指标是是否符合
10、规规格说明书书。在集成成设计环境境中用户可可以通过配配置自由地地选择使用用这些仿真真器，如在在Virttuosoo ADEE（Anallog DDesiggn Ennviroonmennt），可可以方便地地使用HSSPICEE来仿真，当当然前提是是生成HSSPICEE格式的网网表。在图1中有有一个迭代代-循环的箭箭头，说明明这一步可可能需要迭迭代，若仿仿真的结果果不满足规规格说明书书，需要调调整电路图图，然后再再做仿真。这这一步由于于没有寄生生参数加入入网表，通通常叫做版版图前仿真真（Pree-layyout simuulatiion）。另外，电路路仿真需要要代工厂提提供的元器器件库（代代工厂
11、一般般以PDKK包提供给给客户，里里面包含各各种器件的的spicce模型，teechnoologyy fille，Desiign rrule等等）5. 生成成版图版图的生成成是至关重重要的一环环，是连接接电路设计计与芯片代代工厂的一一个桥梁，版版图不仅反反映了电路路图的连接接关系和各各种元器件件规格，还还反映了芯芯片的制造造过程和工工艺（具体体将在另一一篇博文中中专门叙述述）。由电电路图Scchemaatic到到版图绘制制一般使用用集成开发发环境中的的Layoout EEditoor。生成成版图有两两种途径，一一是手工绘绘制而成（根根据具体的的工艺文件件-tecchnollogy filee）
12、，另一一种是自动动生成（具具体可参考考Virttuosoo Layyout，Synoopsyss的ICWBB）。生成成的文件格格式为GDDSII 或CIF，都都是国际流流行的标准准格式。 6. DRRC检查DRCDesiign RRule Checck，版图图生成完成成后，还需需要进行“设设计规则检检查”，这这是一些由由特定的制制造工艺水水平确定的的规则，如如polyy-polly coontacct的最小小间距，mmetall-mettal的最最小间距和和metaal的最大大宽度等等等。这些规规则体现了了芯片制造造的“良率率（即合格格率）”和和芯片性能能的折衷。（图图3 显示出出有两处违违反
13、DRCC，都是meetal的的宽度超过过设计规则则要求）EDA工具具有Caddencee Virrtuosso iDDRC、Draccula（这这是一个独独立的版图图验证工具具，具有DDRC/EERC、LVS、寄寄生参数提提取等多种种功能），Synopsys的Hercules（DRC、LVS检查）。图37. 寄生生参数提取取当版图的DDRC完成成之后，需需要提取该该电路的寄寄生参数以以用来比较较精确地模模拟现实芯芯片的工作作情形，寄寄生参数包包含寄生电电阻和寄生生电容，在在高频电路路设计中还还需要提取取寄生的电电感。EDDA工具主主要有SttarRCC，Caliibre，Draccula等等。
14、这些寄寄生参数一一般都简化化成一个或或多个luumpedd R/CC/L，“插插入”相应应的电路节节点处，一一般都是与与电压无关关的线性无无源器件。这这样经过寄寄生参数提提取后生成成的网表文文件，被称称为“poost-llayouut neetlisst”。8. LVVS检查Layouut-veersuss-Schhemattic (LVS) Cheeck，LVS将比比较原来的的电路图的的“拓扑网网络”与从从版图提取取出来的拓拓扑结构，并并证明二者者是完全等等价的。LLVS提供供了另一个个层次的检检查以保证证设计的完完整性和可可靠性这个版图图是原来设设计的物理理实现。LLVS只能能保证电路路的
15、拓扑结结构是一致致的，并不不能保证最最后电路的的电学性能能一定满足足设计规格格书。典型型的LVSS错误为，两两个晶体管管的不当连连接关系，或或遗漏的连连线等。9. 后仿仿真可以从图11看到，在在DRC和LVS这两两步上都有有返回laayoutt的迭代，说说明若要设设计流程成成功进行到到“posst-laayoutt simmulattion”即即后仿真这这一阶段，需需要清除所所有DRCC和LVS的错错误信息。后后仿真的输输入是包含含原始电路路信息以及及寄生信息息的网表，是是最接近真真实电路的的网表文件件。通过“后后仿真”，可可以获得该该设计完整整真实的性性能：延时时、功耗、逻逻辑功能、时时序信
16、息等等信息，这这一过程也也是验证整整个设计是是否成功的的“最后一一关”，若若不满足规规格说明书书要求则需需要从头来来过从从调整Scchemaatic开开始重新走走完新一轮轮的设计流流程。与pre-layoout仿真真（第4步）不同同的是，HHSPICCE或SPECCTRE的的输入文件件除了原始始网表外，还还须要一些些寄生参数数的文件（如如spf、speff），这一一种电路仿仿真又称“back-annotation simulation”（具体参见HSPICE用户手册）。评价与说明明以上的9个个步骤只能能保证该设设计在siimulaationn的角度是是经过“验验证了的”，并并不保证制制造出来的
17、的电路一定定和simmulattion出出来的结果果一致，所所以在大规规模投放代代工厂制造造（又称“流流片”）之之前，还需需要经过一一些小批量量的“试流流片”，这这叫做“硅硅验证”（silicon verification）。通过硅验证后的设计才是真正成功的设计，我们经常听说的“硬IP”就是指这一类经过硅验证过的成功的设计，“软IP”通常指的是只是通过以上9步的EDA工具验证的设计。另外，与下下一篇博文文将要介绍绍的半定制制IC设计流流程相比，全全定制设计计缺少“综综合（syyntheesis）、布布局布线（place and route）”等步，说明全定制设计不可能或者很困难实现综合和自动布
18、局布线，历史上曾经有很多公司致力于此，但都中道崩殂。目前的EDA设计流程很多步骤要靠手工操作，这就需要很多的技巧和设计经验。其次，全定制设计的电路是一些规模比较小，需要非常好的性能，并且重复利用率很高的“关键电路模块”，很多是模拟电路，或数模混合电路，由于其设计过程复杂而对设计者的经验要求甚高，被业界称之为“艺术品级电路设计”。还有一点需要说明，全定制IC设计不等于模拟电路设计，尽管该设计中一般模拟成份很高，有些数字电路也采用这种方式设计，这类电路往往需要很高的性能（高速、低功耗或高信噪比、低芯片面积等），采用传统的数字电路的“综合”得出来的电路达不到要求，所以也得用全定制的方案。目前业界和和学术界一一直都在研研究模拟电电路设计自自动化的EEDA工具具，但达到到像数字ICC那样高的的自动化程程度，尚需需时日。Synoppsys推推出数字与与全定制SSoC统一一设计流程程Synoopsyss收购nSyys完完善其验证证IP阵营IC设计流流程之实现现篇半半全定制设设计IC设计流流程之工具具篇EEDA软件件