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1、9.2时钟偏差和时钟抖动9.2.1 时钟偏差时钟偏差（Clock Skew）定义：空间上两个不同点处时序上等同的两个时钟沿到达时间的偏差 由时钟路径上的失配及时钟负载上的差别引起；因数据与时钟布线的相对方向，时钟偏差可正可负。具有确定性（从一个周期至下一个周期是时不变的）时钟偏差不会引起周期的变化，只会引起相移（相位偏移）(,)iji jtt=i处（发送方）Clkj处（采样方）ClktSK时钟延时的分布寄存器数寄存器数Clk delay插入延时（插入延时（Insertion delay）最大时钟偏差最大时钟偏差Clk skew最早出现最早出现Clk 边沿边沿/2最晚出现最晚出现 Clk边沿边沿
2、+/2 正时钟偏差和负时钟偏差R1In(a)Positive skewCombinationalLogicDQtCLK1CLKdelaytCLK2R2DQCombinationalLogictCLK3R3 DQdelayR1In(b)Negative skewCombinationalLogicDQtCLK1delaytCLK2R2DQCombinationalLogictCLK3R3 DQdelayCLK正时钟偏差（时钟与数据正时钟偏差（时钟与数据同向同向传播）传播）负时钟偏差（时钟与数据负时钟偏差（时钟与数据相向相向传播）传播）时钟偏差对性能和功能的影响CLK1CLK2TCLKTCLK+th21430setup条条件放宽件放宽hold要求变严要求变严R1DQCombinationalLogicInCLKtCLK1R2DQtCLK2tt时钟偏差对性能和功能的影响CLK1CLK2TCLKTCLK+21430 thold2+最坏情况是时钟偏差为正的情况。最坏情况是时钟偏差为正的情况。一般电路中正时钟偏差和负时钟偏差同时存在，因此，时钟一般电路中正时钟偏差和负时钟偏差同时存在，因此，时钟偏差对性能和竞争裕量均有影响，所以要尽量减小时钟偏差。偏差对性能和竞争裕量均有影响，所以要尽量减小时钟偏差。负偏差正偏差时钟分布