数字超大规模集成电路设计 (81).pdf

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第七章 组合逻辑门的设计（下）第七章 组合逻辑门的设计（下）7.4 动态逻辑2静态逻辑与动态逻辑VDDF(In1,In2,InN)=1In1In2InN开关网络F(In1,In2,InN)=0In1In2InN开关网络F=1VDD+-静态逻辑动态逻辑F=0In1In2InN开关网络清华大学微电子所 李翔宇a1幻灯片 2a1 在静态电路中，任何时候（除去翻转时）输出总是通过低阻路径连至GND 或VDD动态电路依靠把信号值暂时存放在高阻抗节点的电容上来代替低阻抗路径（与伪NMOS的晶体管数相同但没有静态功耗）。N输入逻辑N+2个晶体管adm,2011/11/11