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1、第四章第四章组合逻辑电路组合逻辑电路(Combinational Logic Circuits)Combinational Logic Circuits)l组合逻辑电路组合逻辑电路是指电路在任何时刻产生的稳定输出值仅是指电路在任何时刻产生的稳定输出值仅仅取决于该时刻各输入值的组合，而与过去的输入值无关。仅取决于该时刻各输入值的组合，而与过去的输入值无关。l组合电路的一般结构组合电路的一般结构(如图所示）如图所示）l 组合电路的两个特点：组合电路的两个特点：1 1）单向）单向 无反馈；无反馈；2 2）无）无记忆单元（无触发器）记忆单元（无触发器）F1F1F2 F2(Outputs(Outputs
2、)FmX1X1X2X2(inputs)(inputs)XnXn组合逻辑电路组合逻辑电路(COMBINATIONAL LOGIC COMBINATIONAL LOGIC CIRCUITS)CIRCUITS)l4.1 4.1 组合逻辑电路分析方法组合逻辑电路分析方法l4 42 2 组合逻辑电路设计方法组合逻辑电路设计方法l4 43 3 常用的中规模组合逻辑构件常用的中规模组合逻辑构件4.1 4.1 组合逻辑电路分析方法组合逻辑电路分析方法l所谓逻辑电路分析，是指对一个给定的逻辑电路，所谓逻辑电路分析，是指对一个给定的逻辑电路，找出其输出与输入之间的逻辑关系。找出其输出与输入之间的逻辑关系。l4 4
3、1 11 1 分析方法一般步骤分析方法一般步骤 （传统、经典）（传统、经典）l4 41 12 2 组合逻辑电路分析的实例组合逻辑电路分析的实例l 4 41 12 21 1 列写逻辑电路真值表列写逻辑电路真值表l 4 41 12 22 2 逐级电平推导法逐级电平推导法l 4 41 12 23 3 列写逻辑表达式法列写逻辑表达式法4 41 11 1 分析方法一般步骤分析方法一般步骤 （传统、经典）（传统、经典）l1 1根据逻辑电路图写出输出函数表达式根据逻辑电路图写出输出函数表达式l2 2化简输出函数表达式化简输出函数表达式l3 3列出输出函数真值表列出输出函数真值表l4 4功能评价功能评价l 概
4、括出对电路逻辑功能的文字描述，概括出对电路逻辑功能的文字描述，并对原电路的设计方案进行评定，必要并对原电路的设计方案进行评定，必要时提出改进意见和改进方案。时提出改进意见和改进方案。4 41 12 2 组合逻辑电路分析的实例组合逻辑电路分析的实例l4 41 12 21 1 列写逻辑电路真值表列写逻辑电路真值表l例例1“1“不一致电路不一致电路”的分析的分析P5P4P3P21&1&ABCFP1l例例2“2“半加器半加器”的分析的分析&ABCS&1P1P3P24 41 12 22 2 逐级电平推导法逐级电平推导法l例例3“3“同或同或”电路的推导（下左图）电路的推导（下左图）F F A BA B
5、A B A B&F2F2F1F1B BA A 1 1&1 1 1 1&4 41 12 23 3 列写逻辑表达式法列写逻辑表达式法l例例4“4“一位比较器一位比较器”的分析（上右图）的分析（上右图）l把例把例3 3和例和例4 4组合起来就是一位比较器组合起来就是一位比较器,列真值表，分析列真值表，分析逻辑功能、推导表达式。逻辑功能、推导表达式。l当当ABAB时，时，F=AB F=AB；当当ABAYXY的逻辑表达式。的逻辑表达式。l 画出画出1616种条件组合的真值表，再利用一张四种条件组合的真值表，再利用一张四变量卡诺图化简得到。变量卡诺图化简得到。l4 42 22 22 2 列简化真值表法列简
6、化真值表法l例例5 5已知已知X=XX=X1 1X X2 2，Y=YY=Y1 1Y Y2 2是两个正整数，求是两个正整数，求XYXY的逻辑表达式。的逻辑表达式。l当当X X1 1X X2 2Y Y1 1Y Y2 2为下列几种情况：为下列几种情况：10 10，01000100，11101110时，时，F F为为1 1。l4 42 22 23 3 直接分析法（列写逻辑表达式直接分析法（列写逻辑表达式法）法）l例例6 6已知已知X=XX=X1 1X X2 2，Y=YY=Y1 1Y Y2 2是两个正整数，求是两个正整数，求XYXY的逻辑表达式。的逻辑表达式。l利用分析例利用分析例4 4和例和例5 5的
7、结论，从高位写到低位，然的结论，从高位写到低位，然后化简。后化简。4 42 23 3 设计中几个实际问题的处理设计中几个实际问题的处理l4 42 23 31 1 包含无关条件的组合逻辑电路设计包含无关条件的组合逻辑电路设计l4 42 23 32 2 多输出函数的电路设计多输出函数的电路设计l4 42 23 33 3 无提供输入反变量时组合逻辑电路无提供输入反变量时组合逻辑电路 的设计的设计l4 42 23 34 4 考虑级数的线路设计考虑级数的线路设计4 4 4 42 2 2 23 3 3 31 1 1 1 包含无关条件的组合逻辑电路设计包含无关条件的组合逻辑电路设计包含无关条件的组合逻辑电路
8、设计包含无关条件的组合逻辑电路设计l1 1无关项的含义无关项的含义l 约束项和任意项约束项和任意项l2 2无关项的两种情形：无关项的两种情形：l 1 1）不存在；）不存在；l 2 2）存在但不去关心它；用）存在但不去关心它；用、d d、表示表示l3 3使用无关项进行化简使用无关项进行化简l例例1 1：F=F=m m4 4（0 0，2 2，3 3，4 4，8 8)d d（1010，1111，1212，1313，1414，1515)；l 例例2 2：用与非门设计一个判别电路，以判别：用与非门设计一个判别电路，以判别84218421码所表示的码所表示的十进制数之值是否大于等于十进制数之值是否大于等于
9、5 5。l4 4无关项的好处，但也有负作用无关项的好处，但也有负作用l d d的使用不会影响逻辑功能。的使用不会影响逻辑功能。4 42 23 32 2 多输出函数的电路设计多输出函数的电路设计l尽量用共享电路，找出公共项。尽量用共享电路，找出公共项。l例例1.F1=m3(1，3，4，5，7)，F2=m3(3，4，7)l例例2.F1=AB+CD，F2=CD+CDl例例3.F1=ABD+ACD，F2=ABC+ACD+BCD4 42 23 33 3 无提供输入反变量时组合逻辑无提供输入反变量时组合逻辑电路的设计电路的设计l1、提因子简化、提因子简化l例例1.Z=ABCD+ABDE+ABDF+GHl例
10、例2.Y=AC+BC+DF+EFl2、繁造公共项、繁造公共项l例例1.F=AC+BC+AB+BCl例例2.F=AB+AB4 42 23 34 4 考虑级数的线路设计考虑级数的线路设计l用与非门、与或非门分别实现函数用与非门、与或非门分别实现函数 F=AB+AC4 43 3 常用的中规模组合逻辑构件常用的中规模组合逻辑构件l4 43 31 1 加法器（加法器（AdderAdder）l4 43 32 2 译码器（译码器（Decoder)Decoder)l*4 43 33 3 编码器编码器(Encoders)Encoders)l4 43 34 4 数据选择器数据选择器(Multiplexers)Mu
11、ltiplexers)l*4 43 35 5 数据分配器数据分配器(Demultiplexer)Demultiplexer)l4 43 36 6 数码比较器数码比较器(Comparator)Comparator)l4 43 37 7 奇偶校验电路奇偶校验电路(Parity)Parity)4 43 31 1 加法器（加法器（AdderAdder）l实现两个二进制数相加功能的电路称之。实现两个二进制数相加功能的电路称之。l4 43 31 11 1 半加器（半加器（Half AdderHalf Adder）l4 43 31 12 2 全加器（全加器（Full AdderFull Adder）l*4*
12、43 31 13 3 串行加法器串行加法器l4 43 31 14 4 并行加法器并行加法器l1 1并行输入并行输入串行进位串行进位加法器加法器 7483 7483（T692T692）l2 2并行输入并行输入并行进位并行进位加法器加法器 74 74LS283LS283（T693T693）A S A S B CB C 4 43 31 1 加法器（加法器（AdderAdder）l4 43 31 11 1 半加器（半加器（Half AdderHalf Adder）l实现半加功能的电路称之，即只考虑本位两个一实现半加功能的电路称之，即只考虑本位两个一位二进制数位二进制数A A和和B B相加，不考虑低位进
13、位的加法。相加，不考虑低位进位的加法。lA A和和B B分别表示两个相加的一位二进制数，分别表示两个相加的一位二进制数，S S是本位是本位半加和，半加和，C C是本位向高位的进位。是本位向高位的进位。l逻辑函数表达式：逻辑函数表达式：S=AB C=ABS=AB C=ABl逻辑符号：逻辑符号：4 43 31 12 2 全加器（全加器（Full AdderFull Adder）l具有全加功能的电路称之，即将本位两个一位二进制数和来具有全加功能的电路称之，即将本位两个一位二进制数和来自低位的进位相加。自低位的进位相加。lA Ai i和和B Bi i分别表示两个相加的一位二进制数，分别表示两个相加的一
14、位二进制数，C Ci-1i-1是来自低一是来自低一位向本位的进位，位向本位的进位，S Si i是本位全加和，是本位全加和，C Ci i是本位向高一位的进是本位向高一位的进位；位；l逻辑函数：逻辑函数：S Si i=A=Ai iBBi iCCi-1 i-1=m=m3 3(1(1，2 2，4 4，7)7)l C Ci i=A=Ai iB Bi i+B+Bi iC Ci-1i-1+A+Ai iC Ci-1i-1mm3 3(3(3，5 5，6 6，7)7)l全加器可通过两种方法得到：全加器可通过两种方法得到：1 1）通过完整的真值表，卡诺）通过完整的真值表，卡诺图，表达式；图，表达式；2 2）通过两个
15、半加器的叠加。）通过两个半加器的叠加。l逻辑符号：逻辑符号：BiBiAiAiSiSiCi-1Ci-1CiCi优点：电路结构简单；缺点：运算速度慢；优点：电路结构简单；缺点：运算速度慢；优点：电路结构简单；缺点：运算速度慢；优点：电路结构简单；缺点：运算速度慢；l*4 43 31 13 3 串行加法器串行加法器用一位加法器实现用一位加法器实现n n位加法，要用到移位寄存器和寄存器位加法，要用到移位寄存器和寄存器l4 43 31 14 4 并行加法器并行加法器l1 1并行输入并行输入串行进位串行进位加法器加法器 7483 7483（T692T692）ln n位串行进位加法器由位串行进位加法器由n
16、n个一位加法器串联构成，下图是个一位加法器串联构成，下图是一个四位串行进位加法器。一个四位串行进位加法器。B B1 1A A1 1F F1 1C C0 0C C1 1B B4 4A A4 4F F4 4C C3 3 C C4 4优点：运算速度快；缺点：电路结构较复杂优点：运算速度快；缺点：电路结构较复杂优点：运算速度快；缺点：电路结构较复杂优点：运算速度快；缺点：电路结构较复杂l2 2并行输入并行输入并行进位并行进位加法器加法器 7474LS283LS283（T693T693）l先行进位先行进位 超前进位超前进位 并行进位并行进位lC Ci i=A=Ai iB Bi i+A+Ai iC Ci-
17、1i-1+B+Bi iC Ci-1i-1=A=Ai iB Bi i+(A+(Ai i+B+Bi i)C)Ci-1i-1l令：令：P Pi i=A=Ai iB Bi i G Gi i=A=Ai i+B+Bi ilC C0 0=0=0，C C1 1=P=P1 1+G+G1 1C C0 0 ，C C2 2=P=P2 2+G+G2 2C C1 1=P=P2 2+G+G2 2(P(P1 1+G+G1 1C C0 0)lC C3 3=P=P3 3+G+G3 3C C2 2=P=P3 3+G+G3 3(P(P2 2+G+G2 2(P(P1 1+G+G1 1C C0 0)A A4 4A A3 3A A2 2A
18、 A1 1 B B4 4B B3 3B B2 2B B1 1S S4 4 S S3 3 S S2 2 S S1 1C C0 0C C4 47428374283典型应用：典型应用：典型应用：典型应用：l1 1）将）将84218421码转换成余码转换成余3 3码码 l一组输入为一组输入为8421 8421 一组输入为一组输入为00110011l2 2）将余）将余3 3码转换成码转换成84218421码码 l余余3 3码码3 3余余3 3（3 3）补码）补码 l一组输入为余一组输入为余3 3 一组输入为一组输入为1101 1101 C C0 00 0 或或1100 1100 C C0 01 1l3
19、3）1 1）和和2 2）的综合）的综合 lM M0 0 实现（实现（1 1）,M M1 1 实现（实现（2 2）M M接接C C0 0 一组为一组为A4A3A2A1A4A3A2A1，另一组为另一组为四个异或门的输出，异或门的一个输入接四个异或门的输出，异或门的一个输入接M M，另一输入分别为另一输入分别为00110011。l*4 4）两个余）两个余3 3码的加法运算码的加法运算 余余3 3码相加要进行修正，即码相加要进行修正，即有进位时，加有进位时，加3 3，无进位时，减，无进位时，减3 3。4 43 32 2 译码器（译码器（Decoder)Decoder)l具有译码功能的电路称之，即将二进
20、制代码所表具有译码功能的电路称之，即将二进制代码所表示的相应信号或对象翻译出来。示的相应信号或对象翻译出来。l4 43 32 21 1 变量译码器变量译码器l4 43 32 22 2 码制变换译码器码制变换译码器l4 43 32 23 3 显示译码器显示译码器4 43 32 21 1 变量译码器变量译码器l功能：将功能：将n n位二进制输入变量译为位二进制输入变量译为2 2n n个不同输出信号个不同输出信号的电路。的电路。l1 1逻辑电路逻辑电路 l 1 1）2-42-4译码器（译码器（2-2-to-4-Line Decoder)to-4-Line Decoder)l逻辑图：逻辑图：&A0A1
21、Y3Y0&1111Y2Y11E函数表达式、含义、功能表函数表达式、含义、功能表函数表达式、含义、功能表函数表达式、含义、功能表l双双2-42-4译码器译码器-74-74LS139LS139 Y0 Y1 Y2 Y3 A1 A0 E Y0 Y1 Y2 Y3 A1 A0 EE EA A1 1A A0 0Y Y0 0Y Y1 1Y Y2 2Y Y3 30 00 00 00 01 11 11 10 00 01 11 10 01 11 10 01 10 01 11 10 01 10 01 11 11 11 11 10 01 1 1 11 11 11 1Y0=A1A0=m0Y1=A1A0=m1Y2=A1A0
22、=m2Y3=A1A0=m3l2)3-82)3-8译码器译码器(3-(3-to-8-Line Decoder)to-8-Line Decoder)l含义、逻辑图、函数表达式、功能表、符号含义、逻辑图、函数表达式、功能表、符号l“0”“0”译中和译中和“1”“1”译中译中Y0=A2A1A0=m0Y1=A2A1A0=m1Y2=A2A1A0=m2Y3=A2A1A0=m3Y4=A2A1A0=m4Y5=A2A1A0=m5Y6=A2A1A0=m6Y7=A2A1A0=m7A A2 2A A1 1A A0 0Y Y0 0Y Y1 1Y Y2 2Y Y3 3Y Y4 4Y Y5 5Y Y6 6Y Y7 70 00
23、 00 00 01 11 11 11 11 11 11 10 00 01 11 10 01 11 11 11 11 11 10 01 10 01 11 10 01 11 11 11 11 10 01 11 11 11 11 10 01 11 11 11 11 10 00 01 11 11 11 10 01 11 11 11 10 01 11 11 11 11 11 10 01 11 11 11 10 01 11 11 11 11 11 10 01 11 11 11 11 11 11 11 11 11 11 10 03 3 3 3）4 4 4 416161616译码器译码器译码器译码器(4-(4
24、-(4-(4-to-16-Line Decoder)to-16-Line Decoder)to-16-Line Decoder)to-16-Line Decoder)l3 3线线-8-8线译码器线译码器7474138138，三个输入，八个输出，三个输入，八个输出，输出低电平有效，三个使能输入端，只有当输出低电平有效，三个使能输入端，只有当S1=1,S2+S3=0S1=1,S2+S3=0时，译码器工作，否则译码器不时，译码器工作，否则译码器不工作。工作。Y Y0 0 Y Y1 1 Y Y2 2 Y Y3 3 Y Y4 4 Y Y5 5 Y Y6 6 Y Y7 7 74138 74138 A A2
25、 2 A A1 1 A A0 0 S S1 1 S S2 2 S S3 3“1”“0”“0”l2 2典型应用典型应用l1 1）扩展功能）扩展功能(Decoder Expansion)Decoder Expansion)l例例1 1 两个两个2-42-4译码器构成一个译码器构成一个3-83-8译码器译码器l例例2 2 两个两个3-83-8译码器构成一个译码器构成一个4-164-16译码器译码器l例例3 3 用若干用若干2-42-4译码器构成一个译码器构成一个4-164-16译码器译码器l*2*2）构成数据分配器）构成数据分配器l3 3）构成函数发生器）构成函数发生器(Combinational
26、CircuitCombinational Circuit Implementation)Implementation)l 例例 用用7413874138构成一位全加器构成一位全加器lSi=mSi=m3 3（1,2,4,71,2,4,7）Ci=m Ci=m3 3（3,5,6,73,5,6,7）Y Y0 0 Y Y1 1 Y Y2 2 Y Y3 3 Y Y4 4 Y Y5 5 Y Y6 6 Y Y7 7 74138 74138 A A2 2 A A1 1 A A0 0 S S1 1 S S2 2 S S3 3&SiCi1 0 0l*4*4）使能端的使用，能够消除）使能端的使用，能够消除0 0重叠和
27、尖峰干扰信号重叠和尖峰干扰信号&A0A1Y3Y0&1111Y2Y1“1”“1”“1”“1”“0”“0”“0”“1”“1”“1”00100111“0”“1”1011“0”“0”0001“1”&A0A1Y3Y0&1111Y2Y11E4 43 32 22 2 码制变换译码器码制变换译码器l将一种代码形式转换成另一种代码形式的译码器将一种代码形式转换成另一种代码形式的译码器l二二-十进制译码器（又称作十进制译码器（又称作4 4线线-10-10线译码器）线译码器）l将十个表示十进制将十个表示十进制0 09 9的二进制代码翻译成相应的输的二进制代码翻译成相应的输出信号的电路称之。出信号的电路称之。l例：例
28、：84218421码转换为十进制数码的译码器（码转换为十进制数码的译码器（“1”“1”译中）译中）l 分为两种：完全译码和不完全译码分为两种：完全译码和不完全译码 Y Y0 0 Y Y1 1 Y Y2 2 Y Y3 3 Y Y4 4 Y Y5 5 Y Y6 6 Y Y7 7 Y Y8 8 Y Y9 9 二十进制译码器二十进制译码器 A A3 3 A A2 2 A A1 1 A A0 0 l功能表：功能表：A A3 3 A A2 2 A A1 1 A A0 0Y Y0 0 Y Y1 1 Y Y2 2 Y Y3 3 Y Y4 4 Y Y5 5 Y Y6 6 Y Y7 7 Y Y8 8 Y Y9 9
29、0 0 0 0 0 1 1 1 1 1 1 1 1 10 0 0 1 1 0 1 1 1 1 1 1 1 10 0 1 0 1 1 0 1 1 1 1 1 1 10 0 1 1 1 1 1 0 1 1 1 1 1 10 1 0 0 1 1 1 1 0 1 1 1 1 10 1 0 1 1 1 1 1 1 0 1 1 1 10 1 1 0 1 1 1 1 1 1 0 1 1 10 1 1 1 1 1 1 1 1 1 1 0 1 11 0 0 0 1 1 1 1 1 1 1 1 0 11 0 0 1 1 1 1 1 1 1 1 1 1 01 0 1 01 1 1 11(或者或者d)a af bf
30、b g ge ce c d d4 43 32 23 3 显示译码器显示译码器l把二进制代码翻译出来以供显示器件显示的电路称之。把二进制代码翻译出来以供显示器件显示的电路称之。l显示电路包括显示器和译码器、驱动器显示电路包括显示器和译码器、驱动器l1 1数字显示器数字显示器l 简称数码管，用来显示数字、文字或符号的器件。简称数码管，用来显示数字、文字或符号的器件。l 1 1）字形重叠式（辉光管、边光显示管）字形重叠式（辉光管、边光显示管）l 2 2）点距阵式）点距阵式l 3 3）分段式（荧光数码管、半导体发光二极管）分段式（荧光数码管、半导体发光二极管）l i i）七段笔划形状七段笔划形状(Se
31、gment designation)Segment designation)和数字的关系和数字的关系liiii）共阳极电路（共阳极电路（“0”“0”点燃）与共阴极电路点燃）与共阴极电路（“1”“1”点燃）点燃）lTS547-TS547-共阴极半导体发共阴极半导体发光二极管七段显示器光二极管七段显示器la-7 b-6 c-4 d-2 e-1 f-9 g-a-7 b-6 c-4 d-2 e-1 f-9 g-10 h-5 3,810 h-5 3,8接地接地 10 9 8 7 6 10 9 8 7 6 a a f b f b g g e c e c d d 1 2 3 4 5 1 2 3 4 5l2
32、2译码译码/驱动器驱动器l7474LS48-LS48-中规模二十进制七段显示译码中规模二十进制七段显示译码/驱动器驱动器(BCDBCDtotoSeven-Segment Decoder)Seven-Segment Decoder)l惯用符号惯用符号 a b c d e f ga b c d e f g 74487448A A3 3 A A2 2 A A1 1 A A0 0 LT BI/RBO RBI LT BI/RBO RBI6 2 1 7 3 4 5 13 12 11 10 9 15 14“1”点点燃燃l74487448功能表功能表 数字数字LTRBIA3 A2 A1 A0BI/RBOa b
33、 c d e f g0110 0 0 011 1 1 1 1 1 0110 0 0 110 1 1 0 0 0 0210 0 1 011 1 0 1 1 0 1310 0 1 111 1 1 1 0 0 1410 1 0 010 1 1 0 0 1 1510 1 0 111 0 1 1 0 1 1610 1 1 010 0 1 1 1 1 1710 1 1 111 1 1 0 0 0 0811 0 0 011 1 1 1 1 1 1911 0 0 111 1 1 0 0 1 110151 1BI 00 0 0 0 0 0 0RBI100 0 0 000 0 0 0 0 0 0LT0 11 1
34、1 1 1 1 1l辅助功能辅助功能 ：l灭灯输入灭灯输入(BI)BI)、试灯输入试灯输入(LT)LT)、灭零输入灭零输入(RBI)RBI)、灭灭零输出零输出(RBO)RBO)l1)1)BI=0BI=0，熄灭熄灭l2)2)当当LT=0LT=0且且BI=1BI=1，显示显示8 8l3)3)RBI=0RBI=0，LT=1LT=1，且且A A3 3A A2 2A A1 1A A0 0=0000=0000，灭零，产生输出灭零，产生输出信号信号RBO=0RBO=0；l优先级优先级 a b c d e f ga b c d e f g 74487448A A3 3 A A2 2 A A1 1 A A0 0
35、 LT BI/RBO RBI LT BI/RBO RBI0010100000000000011111110000000例例例例 008.80 008.80 008.80 008.80 消去无用的前零和无用的后零消去无用的前零和无用的后零消去无用的前零和无用的后零消去无用的前零和无用的后零 （二（二）RBI RBO （三）（三）RBI RBO （一）（一）RBI RBO （四）（四）RBI RBO （五）（五）RBI RBO“0”“0”“1”74747474LS48LS48LS48LS48与与与与TS547TS547TS547TS547的连接图的连接图的连接图的连接图 a b c d e f g
36、a b c d e f g 74487448A A3 3 A A2 2 A A1 1 A A0 0 LT BI/RBO RBI LT BI/RBO RBIa b c d e f ga b c d e f gb bc cf fe ea ag gd d8 83 31 1 11 1 1TS 547TS 5474 43 33 3 编码器编码器(Encoders)Encoders)l所谓编码是用由所谓编码是用由0 0和和1 1组成的二值代码表示不同的事物，实现编码功能组成的二值代码表示不同的事物，实现编码功能的电路称为编码器。（译码的逆过程）的电路称为编码器。（译码的逆过程）l1.1.二十进制编码器（又
37、称十线四线编码器）二十进制编码器（又称十线四线编码器）l84218421BCDBCD码编码器：码编码器：用四位用四位84218421二进制代码对二进制代码对0 09 9十个十进制数进十个十进制数进行编码的电路。（将十进制的行编码的电路。（将十进制的0 09 9这这1010个数字分别编程个数字分别编程4 4位位BCDBCD码）码）l逻辑图逻辑图（见书本）：具有十个输入、四个输出。只有十种有效输入。（见书本）：具有十个输入、四个输出。只有十种有效输入。l表达式：表达式：lA=IA=I8 8+I+I9 9=I=I8 8II9 9lB=IB=I4 4+I+I5 5+I+I6 6+I+I7 7=I=I4
38、 4II5 5II6 6II7 7 lC=IC=I2 2+I+I3 3+I+I6 6+I+I7 7=I=I2 2II3 3II6 6II7 7lD=ID=I1 1+I+I3 3+I+I5 5+I+I7 7+I+I9 9=I=I1 1II3 3II5 5II7 7II9 9l注意无论注意无论I I0 00 0或或I I0 01 1，ABCDABCD输出均为输出均为0000 0000 lS=A+B+C+DIS=A+B+C+DI0 0l84218421BCDBCD普通编码器功能表普通编码器功能表I I9 9 I I8 8 I I7 7 I I6 6 I I5 5 I I4 4 I I3 3 I I2
39、 2 I I1 1 I I0 0 Y Y3 3 Y Y2 2 Y Y1 1 Y Y0 0 1 1 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 1 1 1 1 1 0 0 0 0 0 1 1 1 1 1 1 1 1 0 1 0 0 0 1 1 1 1 1 1 1 1 0 1 1 0 0 1 0 1 1 1 1 1 1 0 1 1 1 0 0 1 1 1 1 1 1 1 0 1 1 1 1 0 1 0 0 1 1 1 1 0 1 1 1 1 1 0 1 0 1 1 1 1 0 1 1 1 1 1 1 0 1 1 0 1 1 0 1 1 1 1 1 1 1 0 1 1 1 1 0
40、 1 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 1 1 1 1 1 1 0 0 1S=0S=1l 2.2.优先权编码器优先权编码器(Priority Encoder)Priority Encoder)l用用n n位二进制代码对位二进制代码对2 2n n个允许同时出现的信号进行编码，这些信号具有个允许同时出现的信号进行编码，这些信号具有不同的优先级，多于一个信号同时出现时，只对其中优先级最高的信不同的优先级，多于一个信号同时出现时，只对其中优先级最高的信号进行编码，这样的编码器称之。号进行编码，这样的编码器称之。l三位二进制优先编码器的功能表三位二进制优先编码器的功能表I
41、I7 7 I I6 6 I I5 5 I I4 4 I I3 3 I I2 2 I I1 1 I I0 0Y Y2 2 Y Y1 1 Y Y0 00 0 0 0 0 0 0 10 0 00 0 0 0 0 0 1 0 0 10 0 0 0 0 1 0 1 00 0 0 0 1 0 1 10 0 0 1 1 0 00 0 1 1 0 10 1 1 1 01 1 1 1l74148-874148-8线线-3-3线优先权编码器线优先权编码器 Is IIs I0 0 I I1 1 I I2 2 I I3 3 I I4 4 I I5 5 I I6 6 I I7 7Y Y2 2 Y Y1 1 Y Y0 0
42、 O OEXEX O OS S1 1 1 1 1 10 1 1 1 1 1 1 1 1 1 1 1 1 00 00 0 0 0 10 0 10 0 1 0 10 0 1 10 1 0 0 10 0 1 1 10 1 1 0 1 0 0 1 1 1 11 0 0 0 10 0 1 1 1 1 11 0 1 0 10 0 1 1 1 1 1 11 1 0 0 10 0 1 1 1 1 1 1 11 1 1 0 1禁止状态禁止状态工作但不工作但不编码编码编码编码状态状态问题出现问题出现问题出现问题出现3 3 3 3个个个个111111111111，为区分它们，增加，为区分它们，增加，为区分它们，增加
43、，为区分它们，增加3 3 3 3个标志端：个标志端：个标志端：个标志端：使能输入端使能输入端使能输入端使能输入端IsIsIsIs，使能输出端使能输出端使能输出端使能输出端O O O OS S S S，片优先编码片优先编码片优先编码片优先编码O O O OEXEXEXEX，使得编码器出现三种的工作状态：使得编码器出现三种的工作状态：使得编码器出现三种的工作状态：使得编码器出现三种的工作状态：l工作且编码；工作且编码；l工作但不编码；工作但不编码；l禁止工作状态。禁止工作状态。l1 1）当）当IsIs0 0，编码器处于工作状态；编码器处于工作状态；IsIs1 1，处于禁止状态处于禁止状态 2 2）
44、O OS S0 0，O OEXEX1 1，工作但不编码工作但不编码 3 3）0 0S S1 1，O OEXEX0 0，工作且编码。工作且编码。*应用：应用：应用：应用：74148741487414874148两块扩展成两块扩展成两块扩展成两块扩展成16161616线线线线-4-4-4-4线优先权编码器线优先权编码器线优先权编码器线优先权编码器 O OS S A A2 2 A A1 1 A A0 0 O OEXEX 74148(I)Is 74148(I)IsI I7 7 I I6 6 I I5 5 I I4 4 I I3 3 I I2 2 I I1 1 I I0 0 O OS S A A2 2
45、A A1 1 A A0 0 O OEX EX 74148(II)Is 74148(II)IsI I7 7 I I6 6 I I5 5 I I4 4 I I3 3 I I2 2 I I1 1 I I0 0&O OS SO OEXEXA A3 3A A2 2A A1 1A A0 0低低位位片片高高位位片片I I7 7 I I6 6 I I5 5 I I4 4 I I3 3 I I2 2 I I1 1 I I0 0 I I1515I I1414I I1313I I1212I I1111I I10 10 I I9 9 I I8 84 43 34 4 数据选择器数据选择器(Multiplexers)Mu
46、ltiplexers)l又称为多路选择器或多路开关，常用又称为多路选择器或多路开关，常用MUXMUX表示。它是一种多路表示。它是一种多路输入、单路输出的组合逻辑电路，其功能是从多个数据输入输入、单路输出的组合逻辑电路，其功能是从多个数据输入选择出其中一个进行传输的电路。选择出其中一个进行传输的电路。l对于一个具有对于一个具有2 2n n路输入和一路输出的数据选择器有路输入和一路输出的数据选择器有n n个选择控个选择控制变量，控制变量的每一种取值组合对应选中一路输入送至制变量，控制变量的每一种取值组合对应选中一路输入送至输出。输出。l功能示意图：功能示意图：D1D2D3D4数数据据输输入入数据输
47、出数据输出选择输入选择输入4 4 4 43 3 3 34 4 4 41 1 1 1逻辑功能逻辑功能逻辑功能逻辑功能l1 1四选一数据选择器四选一数据选择器(4-(4-to-1-line Multiplexer)to-1-line Multiplexer)l逻辑图逻辑图:四个数据输入端，一个数据输出端，两个数据选四个数据输入端，一个数据输出端，两个数据选择端（地址输入端）择端（地址输入端）1&1111D0D1D2D3FA1A0表达式：表达式：表达式：表达式：F=AF=AF=AF=A1 1 1 1A A A A0 0 0 0D D D D0 0 0 0+A+A+A+A1 1 1 1A A A A0
48、 0 0 0D D D D1 1 1 1+A+A+A+A1 1 1 1A A A A0 0 0 0D D D D2 2 2 2+A+A+A+A1 1 1 1A A A A0 0 0 0D D D D3 3 3 3 m m m mi i i iD D D Di i i i功能表功能表功能表功能表:惯用符号惯用符号:EA1A0F10000D0001D1010D2011D3 FA1 74153A0 E D0 D1 D2 D3 3i=02 2 2 2八选一数据选择器八选一数据选择器八选一数据选择器八选一数据选择器(8-(8-(8-(8-to-1-line Multiplexer)to-1-line M
49、ultiplexer)to-1-line Multiplexer)to-1-line Multiplexer)逻辑图逻辑图逻辑图逻辑图 、表达式、表达式、表达式、表达式:F=F=F=F=m m m mi i i iD D D Di i i il功能表、惯用符号功能表、惯用符号EA2A1A0F100000D00001D10010D20011D30100D40101D50110D60111D7 FA2A1 74151A0 E D0 D1 D2 D3 D4 D5 D6 D77i=04 4 4 43 3 3 34 4 4 42 2 2 2 典型应用典型应用典型应用典型应用l1 1扩展功能扩展功能l例例
50、1 1 用用2 2个个4 4选选1 1构成一个构成一个8 8选选1 1l两种方法：两种方法：1 1）使用使能端）使用使能端A2A2的正反接两个的正反接两个E E；2 2）不使用使能端，而是用两级电路，在输出级加上一个二选一不使用使能端，而是用两级电路，在输出级加上一个二选一A2A2控制地址输入，变成两级选择器电路控制地址输入，变成两级选择器电路 FA1 74153(I)A0 E D0 D1 D2 D3 FA1 74153(II)A0 E D0 D1 D2 D3 1A1A0 D0 D1 D2 D3 D4 D5 D6 D7 1A2Fl例例2 2用用2 2个个8 8选选1 1构成一个构成一个1616