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1、笫笫7章章 锁相环路锁相环路 7.1 概概 述述7.2 PLL基本原理基本原理7.3 PLL的线性分析的线性分析7.4 PLL的非线性分析的非线性分析7.5 7.5 集成锁相环介绍集成锁相环介绍集成锁相环介绍集成锁相环介绍7.6 7.6 PLLPLL电路实例与应用举例电路实例与应用举例电路实例与应用举例电路实例与应用举例举例举例举例举例PLLPLL小结小结小结小结2022/10/2617.5.1 7.5.1 集成锁相环分类集成锁相环分类集成锁相环分类集成锁相环分类参考：锁相环设计、仿真与应用（英）（参考：锁相环设计、仿真与应用（英）（LPLL和和DPLL可仿真到五阶可仿真到五阶）。）。线性模拟
2、环线性模拟环 linear PLL（LPLL）：通用型（多功能）：通用型（多功能）：VCO，PD，VCO+PD+AMP；专用型：专用型：AM/PM 的解调的解调，CTV中的色度信号同步环中的色度信号同步环。部分数字环部分数字环 digital PLL（DPLL）：）：完全完全数字环数字环 all-digital PLL（ADPLL）：）：通用型（多功能）：数字通用型（多功能）：数字VCO，数字数字PD+数字数字VCO；专用型：频率合成器专用型：频率合成器。27.5.2 7.5.2 工艺特点与频率范围工艺特点与频率范围工艺特点与频率范围工艺特点与频率范围模拟型模拟型-双极性电路（双极性电路（05
3、0MHz）：）：NE565（500KHz）；）；NE560NE562（30MHz）；）；NE564（50MHz）。）。数字型数字型：双极性电路（双极性电路（0250MHz）；）；CMOS电路（电路（025MHz）。）。2022/10/2637.5.3 7.5.3 实验用集成锁相环实验用集成锁相环实验用集成锁相环实验用集成锁相环NE565NE565电路分析电路分析电路分析电路分析集成锁相环集成锁相环NE565介绍（电路：介绍（电路：P458）2022/10/2647.5.4 7.5.4 数字锁相环数字锁相环数字锁相环数字锁相环参考：锁相环设计、仿真与应用（英）（参考：锁相环设计、仿真与应用（英）
4、（LPLL和和DPLL可仿真到五阶可仿真到五阶）。锁相环路可分为锁相环路可分为LPLL、DPLL 和和 ADPLL三类。三类。数字锁相环路有如下特点：数字锁相环路有如下特点：1、全部、全部或或部分采用数字电路。受干扰的影响比模拟电路小，部分采用数字电路。受干扰的影响比模拟电路小，使工作的可靠性提高。使工作的可靠性提高。2、易于采用大规模集成电路。、易于采用大规模集成电路。3、在全数字锁相环路中，时钟源通常不直接受控，这将有、在全数字锁相环路中，时钟源通常不直接受控，这将有利于提高环路的性能。利于提高环路的性能。4、应用全数字锁相环路，在一定范围内可以消除类似于模、应用全数字锁相环路，在一定范围
5、内可以消除类似于模拟锁相环路中压控振荡器控制特性的非线性、环路滤波器拟锁相环路中压控振荡器控制特性的非线性、环路滤波器传输函数的不稳定等的影响，从而改善锁相环路的性能。传输函数的不稳定等的影响，从而改善锁相环路的性能。7.5.4 7.5.4 数字锁相环（续数字锁相环（续数字锁相环（续数字锁相环（续1 1）线性环线性环 linear PLL（LPLL）：线性环线性环LPLL是是由线性元件构成的由线性元件构成的；鉴相器鉴相器PD是四象限是四象限模拟相乘器模拟相乘器；环路滤波器可环路滤波器可采用采用passive lead-lag filter（Passive LL），），active lead-l
6、ag filter（Active LL）或或 active PI filter（Active PI）；）；振荡器可振荡器可采用采用VCO 或或 VCO followed by a divide-by-N counter（VCO+scaler）。2022/10/2667.5.4 7.5.4 数字锁相环（续数字锁相环（续数字锁相环（续数字锁相环（续2 2）部分数字环部分数字环 digital PLL（DPLL）：部分数字环部分数字环DPLL是是线性元件线性元件和和数字方块的数字方块的混合混合系统系统；仅仅鉴相器鉴相器是利用是利用数字方块，数字方块，其余相同其余相同；鉴相器鉴相器PD是采用是采用 t
7、he EXOR gate，the edge-triggered JK flipflop 或或 phase-frequency detector（PFD）；）；PFD 的的性能最好性能最好。环路滤波器用环路滤波器用Passive LL，Active LL或或 Active PI；振荡器用振荡器用VCO 或或VCO+scaler。2022/10/2677.5.4 7.5.4 数字锁相环（续数字锁相环（续数字锁相环（续数字锁相环（续3 3）完全完全数字环数字环 all-digital PLL（ADPLL）：完全完全数字环数字环ADPLL是是全部由数字方块构成的全部由数字方块构成的；完全完全数字环数字
8、环ADPLL的类型的类型很多，下面仅介绍仿真中用很多，下面仅介绍仿真中用的的各各类数字方块类数字方块；鉴相器鉴相器PD是采用是采用 the EXOR gate 或或 the edge-triggered JK flipflop；环路滤波器环路滤波器在在仿真仿真中总是采用中总是采用K-Counter；振荡器可振荡器可采用采用Increment/Decrement Counter。2022/10/2687.6.1 7.6.1 PLLPLL的基本特性与应用领域的基本特性与应用领域的基本特性与应用领域的基本特性与应用领域（1）锁定特性：）锁定特性：环路锁定状态时，环路锁定状态时，VCO跟踪输入信号频率
9、，跟踪输入信号频率，只有很小的稳态相差。叫只有很小的稳态相差。叫“取样锁相环取样锁相环”。这种环路可用于。这种环路可用于载波恢复和频率合成。载波恢复和频率合成。（2）载波跟踪特性：）载波跟踪特性：压控振荡器的输出频率只跟踪输入信号压控振荡器的输出频率只跟踪输入信号的载频，那么就称之为载波跟踪状态，这种环路叫的载频，那么就称之为载波跟踪状态，这种环路叫“载波跟载波跟踪环踪环”，或称，或称“窄带跟踪环窄带跟踪环”。这种环路可用于锁相接收机。这种环路可用于锁相接收机。（3）调制跟踪特性：）调制跟踪特性：压控振荡器的输出频率跟踪输入的调制压控振荡器的输出频率跟踪输入的调制信号变化。这种状态就是调制跟踪
10、状态，这种环称为信号变化。这种状态就是调制跟踪状态，这种环称为“调制调制跟踪环路跟踪环路”，或称，或称“宽带跟踪环宽带跟踪环”。这种环路可实现高质量。这种环路可实现高质量的调角信号的解调。的调角信号的解调。（4）易于集成化。）易于集成化。（5）主要应用领域：窄带跟踪接收；锁相鉴频；载波恢复；）主要应用领域：窄带跟踪接收；锁相鉴频；载波恢复；频率合成。频率合成。7.6.2 7.6.2 窄带跟踪滤波器（锁相接收机）窄带跟踪滤波器（锁相接收机）窄带跟踪滤波器（锁相接收机）窄带跟踪滤波器（锁相接收机）-载波跟踪环载波跟踪环载波跟踪环载波跟踪环（1）空间信号的基本特性）空间信号的基本特性卫星或其它宇宙飞
11、行器向地面发回的信号通常都较微弱。卫星或其它宇宙飞行器向地面发回的信号通常都较微弱。频率漂移严重（因存在多普勒效应与振荡器中心频率不稳）频率漂移严重（因存在多普勒效应与振荡器中心频率不稳）。例如：频率为。例如：频率为100MHZ，多普勒频移为多普勒频移为3KHz。信标信号本身频带宽度较窄。例如：为信标信号本身频带宽度较窄。例如：为6Hz左右。左右。若使用普通接收机，带宽为若使用普通接收机，带宽为6KHz左右。接收机带宽比信左右。接收机带宽比信号带宽大号带宽大1000倍，接收的噪声大倍，接收的噪声大1000倍，很微弱的信号被倍，很微弱的信号被淹没。淹没。锁相接收机的中频频率可以跟踪接收信号频率的
12、漂移，而锁相接收机的中频频率可以跟踪接收信号频率的漂移，而且带宽又很窄，故又称为且带宽又很窄，故又称为“窄带跟踪滤波器窄带跟踪滤波器”。2022/10/26107.6.2 7.6.2 窄带跟踪滤波器窄带跟踪滤波器窄带跟踪滤波器窄带跟踪滤波器-载波跟踪环（续载波跟踪环（续载波跟踪环（续载波跟踪环（续1 1）（2）方框原理图）方框原理图本地标准中频参考信号本地标准中频参考信号 f4，是高度稳定的。是高度稳定的。混频器输出中频信号的频率与本地中频参考信号的频率相等。混频器输出中频信号的频率与本地中频参考信号的频率相等。f1有漂移，有漂移，f2 跟踪跟踪 f1 的漂移。的漂移。PLL电路设计为窄带（电
13、路设计为窄带（6Hz），故又称为），故又称为“窄带跟踪滤波器窄带跟踪滤波器”。2022/10/26117.6.2 7.6.2 窄带跟踪滤波器窄带跟踪滤波器窄带跟踪滤波器窄带跟踪滤波器-载波跟踪环（续载波跟踪环（续载波跟踪环（续载波跟踪环（续2 2）（3）跟踪滤波器的）跟踪滤波器的频率特性频率特性2022/10/26127.6.3 7.6.3 用作相干解调器中的载波恢复电路用作相干解调器中的载波恢复电路用作相干解调器中的载波恢复电路用作相干解调器中的载波恢复电路对于数字调相信号，相干解调是最佳解调方式。对于数字调相信号，相干解调是最佳解调方式。实现相干解调，需要一个与输入信号频率相等和有很小相差
14、实现相干解调，需要一个与输入信号频率相等和有很小相差的本地参考载波。的本地参考载波。如果输入信号内含有载波频率分量，则可用一个带宽很窄的如果输入信号内含有载波频率分量，则可用一个带宽很窄的滤波器将其提取出来。滤波器将其提取出来。PLL的带宽可以做得很窄，而且能够的带宽可以做得很窄，而且能够跟踪载波频率的变化，所以用它来提取载波特别合适。跟踪载波频率的变化，所以用它来提取载波特别合适。对于对于PSK信号，由于不包含有载频及其倍频成分，故不能直信号，由于不包含有载频及其倍频成分，故不能直接用载波跟踪环提取载波，必须选用非线性变换（例如：利接用载波跟踪环提取载波，必须选用非线性变换（例如：利用平方律
15、器件的平方作用），将用平方律器件的平方作用），将PSK信号中的载波信息变换信号中的载波信息变换成载波分量；再用成载波分量；再用PLL提取出来作相于解调载波使用。提取出来作相于解调载波使用。这种抑制载波的这种抑制载波的调制调制信号的载波提取的锁相环路形式很多，信号的载波提取的锁相环路形式很多，例如有：例如有：平方环、平方环、Costas环环、反调制环等、反调制环等。137.6.3 7.6.3 用作相干解调器中的载波恢复电路（续用作相干解调器中的载波恢复电路（续用作相干解调器中的载波恢复电路（续用作相干解调器中的载波恢复电路（续1 1）（1）平方环）平方环用来作载频提取的平方环组成原理图，如下图所
16、示。用来作载频提取的平方环组成原理图，如下图所示。它利用平方律器件的平方作用，将无载频分量的输入信它利用平方律器件的平方作用，将无载频分量的输入信号变换为有载频倍频分量的信号输出，用载波跟踪环提取号变换为有载频倍频分量的信号输出，用载波跟踪环提取出此倍频分量，再经分频可获得相干载波。出此倍频分量，再经分频可获得相干载波。2022/10/26147.6.3 7.6.3 用作相干解调器中的载波恢复电路（续用作相干解调器中的载波恢复电路（续用作相干解调器中的载波恢复电路（续用作相干解调器中的载波恢复电路（续2 2）（2）Costas 环环考斯特斯环（又称同相考斯特斯环（又称同相-正交环）原理图，如下
17、图所示。正交环）原理图，如下图所示。它由两个互为正交的环路通路组成，利用相乘器的非线它由两个互为正交的环路通路组成，利用相乘器的非线性变换功能，环路设计成窄带，可以提取相干载波。性变换功能，环路设计成窄带，可以提取相干载波。2022/10/26157.6.4 7.6.4 锁相鉴频锁相鉴频锁相鉴频锁相鉴频-调制跟踪环调制跟踪环调制跟踪环调制跟踪环（1）方框原理图）方框原理图环路对于输入相位的变化相当于一低通滤波器。环路对于输入相位的变化相当于一低通滤波器。若输入信号为调频信号，中心角频率为若输入信号为调频信号，中心角频率为i0，相位变化部分，相位变化部分i(t)。当环路已锁定于。当环路已锁定于i
18、0，并且假定对输入相位，并且假定对输入相位i(t)，环路，环路的传输特性近似为的传输特性近似为1，则有，则有o(t)=i(t)，即压控振荡器的相位，即压控振荡器的相位变化部分与输入信号相同。变化部分与输入信号相同。产生产生o(t)的变化所需的控制电压的变化所需的控制电压vp(t)与调制信号成正比。与调制信号成正比。2022/10/26167.6.4 7.6.4 锁相鉴频锁相鉴频锁相鉴频锁相鉴频-调制跟踪环（续调制跟踪环（续调制跟踪环（续调制跟踪环（续1 1）（2）求解调信号的输出）求解调信号的输出vp(t)设：设：锁定时：锁定时：有：有：上图上图7.6.4 7.6.4 锁相鉴频锁相鉴频锁相鉴频
19、锁相鉴频-调制跟踪环（续调制跟踪环（续调制跟踪环（续调制跟踪环（续2 2）（3）实验电路分析）实验电路分析2022/10/2618举例举例举例举例 1:1:PLLPLL频率特性的测试电路频率特性的测试电路频率特性的测试电路频率特性的测试电路下下图为锁相环路频率特性的测试电路。图为锁相环路频率特性的测试电路。LF为无源比例积分滤波器：为无源比例积分滤波器：求：画此电路的线性相位数学模型；求：画此电路的线性相位数学模型；求此电路的传递函数。求此电路的传递函数。2022/10/2619举例举例举例举例 1:1:PLLPLL频率特性的测试电路（续频率特性的测试电路（续频率特性的测试电路（续频率特性的测
20、试电路（续1 1）锁相鉴频电路，锁相鉴频电路，是是 。有：有：上图上图2022/10/2620举例举例举例举例2 2：一阶环路的正弦鉴相器灵敏度为一阶环路的正弦鉴相器灵敏度为 ，压控振荡器调制，压控振荡器调制灵敏度为灵敏度为 ，电压幅度为，电压幅度为 ，中心，中心角频率为角频率为求：环路锁定时的稳态相差求：环路锁定时的稳态相差 ；压控振荡器的直流控制电压。压控振荡器的直流控制电压。（2）设输入信号为：）设输入信号为：求：环路锁定时压控振荡器的输出电压求：环路锁定时压控振荡器的输出电压 ；环路的环路的3dB 带宽为多少带宽为多少KHz。（1）设输入信号为：）设输入信号为：21举例举例举例举例3
21、3：一阶环路接通瞬间输入和输出信号分别为：一阶环路接通瞬间输入和输出信号分别为：环路参数有两种组合：环路参数有两种组合：（1）（2）求：（求：（1）上述两种环路参数下，哪一种能使环路锁定？为什么？）上述两种环路参数下，哪一种能使环路锁定？为什么？（2）计算环路锁定后的稳态相差。）计算环路锁定后的稳态相差。（3）写出输出信号）写出输出信号 的表示式和环路的的表示式和环路的3dB 带宽。带宽。PLLPLL小结小结小结小结（1）一个相位数学模型）一个相位数学模型2022/10/2623PLLPLL小结（续小结（续小结（续小结（续1 1）（2）两个数学方程）两个数学方程线性化复线性化复频域方程频域方程
22、:时域方程时域方程:（3）三个传递函数）三个传递函数误差传递函数：误差传递函数：闭环传递函数：闭环传递函数：开环传递函数：开环传递函数：24PLLPLL小结（续小结（续小结（续小结（续2 2）（4）线性）线性PLL的特性与分析的方法的特性与分析的方法跟踪特性：采用拉氏变换及其逆变换的方法求解瞬变过跟踪特性：采用拉氏变换及其逆变换的方法求解瞬变过程；采用拉氏终值定理求稳态相差。程；采用拉氏终值定理求稳态相差。频率特性：利用闭环传递函数求相位传递的幅频特性和频率特性：利用闭环传递函数求相位传递的幅频特性和相频特性，环路相频特性，环路 3dB 带宽。带宽。稳定特性：利用开环传递函数。稳定特性：利用开
23、环传递函数。噪声特性：利用噪声特性：利用PLL工作于线性范围内的噪声相位模型。工作于线性范围内的噪声相位模型。2022/10/2625PLLPLL小结（续小结（续小结（续小结（续3 3）（5）非线性分析的几个问题）非线性分析的几个问题相平面图的特点。相平面图的特点。稳定平衡点与不稳定平衡点的含义。稳定平衡点与不稳定平衡点的含义。同步带同步带H H的含义。的含义。捕捉带捕捉带P P，快捕带，快捕带L L 与捕捉时间与捕捉时间TP P 的含义。的含义。捕捉过程：频率牵引过程与相位锁定过程。捕捉过程：频率牵引过程与相位锁定过程。2022/10/2626PLLPLL小结（续小结（续小结（续小结（续4
24、4）（6）PLL的应用的应用载波跟踪环载波跟踪环-窄带跟踪环。窄带跟踪环。调制跟踪环调制跟踪环-宽带跟踪环。宽带跟踪环。载波恢复载波恢复-平方环和平方环和 Costas环。环。频率合成频率合成-取样锁相环。取样锁相环。2022/10/2627举例举例举例举例2 2求解：求解：求解：求解：返回返回求：环路锁定时的稳态相差求：环路锁定时的稳态相差 压控振荡器的直流控制电压压控振荡器的直流控制电压（2）设输入信号为：）设输入信号为：求：环路锁定时压控振荡器的输出电压求：环路锁定时压控振荡器的输出电压 环路的环路的3dB 带宽为多少带宽为多少KHz（）。）。（1）设输入信号为：）设输入信号为：28举例
25、举例举例举例3 3求解：求解：求解：求解：返回返回一阶环路接通瞬间输入和输出信号分别为：一阶环路接通瞬间输入和输出信号分别为：（1）（2）能使环路锁定。能使环路锁定。不能使环路锁定。不能使环路锁定。环路锁定后的稳态相差：环路锁定后的稳态相差：输出信号：输出信号：环路的环路的3dB 带宽：带宽：（）29具有理想积分滤波器的二阶环路的幅频特性具有理想积分滤波器的二阶环路的幅频特性具有理想积分滤波器的二阶环路的幅频特性具有理想积分滤波器的二阶环路的幅频特性：2022/10/2630附录一：附录一：附录一：附录一：锁相环设计、仿真与应用锁相环设计、仿真与应用锁相环设计、仿真与应用锁相环设计、仿真与应用
26、 passive lead-lag filter：2022/10/2631附录一：附录一：附录一：附录一：锁相环设计、仿真与应用锁相环设计、仿真与应用锁相环设计、仿真与应用锁相环设计、仿真与应用（续（续（续（续1 1）First-order active lead-lag filter：2022/10/2632附录一：附录一：附录一：附录一：锁相环设计、仿真与应用锁相环设计、仿真与应用锁相环设计、仿真与应用锁相环设计、仿真与应用（续（续（续（续2 2）Second-order active lead-lag filter：2022/10/2633附录一：附录一：附录一：附录一：锁相环设计、仿真
27、与应用锁相环设计、仿真与应用锁相环设计、仿真与应用锁相环设计、仿真与应用（续（续（续（续3 3）Third-order active lead-lag filter：This filter is built from 2 sections.The first section is an ordinary first-order active lead-lag filter having one pole and one zero.The section section is a two pole filter having no zero.2022/10/2634附录一：附录一：附录一：附录一
28、：锁相环设计、仿真与应用锁相环设计、仿真与应用锁相环设计、仿真与应用锁相环设计、仿真与应用（续（续（续（续4 4）The section section is a two pole filter having no zero.Let the transfer function of section 1 be F1(s),the transfer function of section 2 F2(s).2022/10/2635附录一：附录一：附录一：附录一：锁相环设计、仿真与应用锁相环设计、仿真与应用锁相环设计、仿真与应用锁相环设计、仿真与应用（续（续（续（续5 5）nThis filter a
29、lso consists of 2 sections.Section 1 is identical with the second-order lead-lag filter.It has two real poles and one zero.the transfer function of section 1 be F1(s).The section section is a two pole filter having no zero.2022/10/2636附录一：附录一：附录一：附录一：锁相环设计、仿真与应用锁相环设计、仿真与应用锁相环设计、仿真与应用锁相环设计、仿真与应用（续（续（
30、续（续6 6）active PI filter：The name PI filter is derived from proportional+integral,hence is the same circuit which is also used in PI or PID controllers.The output signal of a PI filter is in effect a weighted sum of input signal and integral of the input signal.2022/10/2637附录一：附录一：附录一：附录一：锁相环设计、仿真与应用
31、锁相环设计、仿真与应用锁相环设计、仿真与应用锁相环设计、仿真与应用（续（续（续（续7 7）Second-order active PI filter.This filter has two poles and one zero.The poles are at s=0 and s=-1/3,the zero is at s=-1/(2+3).2022/10/2638附录一：附录一：附录一：附录一：锁相环设计、仿真与应用锁相环设计、仿真与应用锁相环设计、仿真与应用锁相环设计、仿真与应用（续（续（续（续8 8）It consists of two cascaded filter sections.
32、Section 1 is an ordinary first-order PI filter having the transfer function F1(s).The second section is the same used in the design of the active lead-lag loop filter.2022/10/2639附录一：附录一：附录一：附录一：锁相环设计、仿真与应用锁相环设计、仿真与应用锁相环设计、仿真与应用锁相环设计、仿真与应用（续（续（续（续9 9）It again consists of two filter sections.The firs
33、t is identical with the 2nd-order PI filter having the transfer function F1(s).nThe second section is identical with that used in the design of the active lead-lagloop filter.2022/10/2640附录一：附录一：附录一：附录一：锁相环设计、仿真与应用锁相环设计、仿真与应用锁相环设计、仿真与应用锁相环设计、仿真与应用（续（续（续（续1010）K-Counter Loop Filter.The K-counter cons
34、ists of two separate counters,called up-counter and down-counter.The counters have a common clock input(CP).The counter input CP is driven by a high frequency clock whose frequency is Mtimes the center frequency f0 of the PLL.The U/D input is a direction input.When it is low,the up-counter is enable
35、d,otherwise the down-counter is active.Normally,the U/D input is driven by the output Q of a phase detector(EXOR or JK flipflop).K is the modulus of the K counter.The content of both counters can therefore be in the range 0.K-1.41附录一：附录一：附录一：附录一：锁相环设计、仿真与应用锁相环设计、仿真与应用锁相环设计、仿真与应用锁相环设计、仿真与应用（续（续（续（续11
36、11）If the up-counter is enabled and the content would exceed K-1,the counter recycles to zero and puts out a carry pulse.This pulse is used to insert a half cycle in the I/D counter.If the down-counter is active and the content would exceed K-1,it recycles to 0 and generates a borrow pulse.This is used to remove a half cycle in the I/D counter.Usually the modulus K is chosen to be an integer power of 2.the minimum value of K is 8,the maximum is 217.2022/10/2642附图：附图：附图：附图：Regeneration Divider DesignRegeneration Divider Design：nLNRD（low noise regeneration divide-by-two）dividers。2022/10/2643