《第05章 存储器优秀课件.ppt》由会员分享，可在线阅读，更多相关《第05章 存储器优秀课件.ppt（66页珍藏版）》请在taowenge.com淘文阁网|工程机械CAD图纸|机械工程制图|CAD装配图下载|SolidWorks_CaTia_CAD_UG_PROE_设计图分享下载上搜索。
1、第05章 存储器第1页，本讲稿共66页 学习目标学习目标1 1、存储器的类型、存储器的类型、存储器的类型、存储器的类型:随机存储器随机存储器随机存储器随机存储器RAM;RAM;只读存储器只读存储器只读存储器只读存储器ROMROM2 2、存储器的设计、地址分配、存储器的设计、地址分配、存储器的设计、地址分配、存储器的设计、地址分配3 3、外设的地址分配、外设的地址分配、外设的地址分配、外设的地址分配4 4、给定接线图写出存储器地址，给定地址要求画出接线、给定接线图写出存储器地址，给定地址要求画出接线、给定接线图写出存储器地址，给定地址要求画出接线、给定接线图写出存储器地址，给定地址要求画出接线图
2、。图。图。图。重点内容重点内容1 1、存储器的类型、存储器的类型、存储器的类型、存储器的类型2 2、存储系统的设计、存储系统的设计、存储系统的设计、存储系统的设计第2页，本讲稿共66页5-1 存储器分类硬盘：IDE、SCSI、ATA光盘：CD-ROMFLASH：U盘SRAMDRAMPROMEPROMEEPROMRAMROM外部存储器内部存储器（半导体存储器）存储器第3页，本讲稿共66页(1)(1)存储器组织存储器组织存储器组织存储器组织 一个基本存储电路只能存储一个二进制位。一个基本存储电路只能存储一个二进制位。存储器有不同的数据线宽度：存储器有不同的数据线宽度：1 1位位 数据线，如：数据线
3、，如：8118 16K*18118 16K*1（DRAMDRAM）4 4位位 数据线，数据线，如：如：2114 1K*4 2114 1K*4（SRAMSRAM）8 8位位 数据线，数据线，如：如：6116 2K*8 6116 2K*8（SRAMSRAM）。）。每每8位作为一个存储体。位作为一个存储体。16位数据总线需位数据总线需2个存储体，个存储体，32位数据线需位数据线需4个存储体。个存储体。(2)(2)(2)(2)外围电路外围电路外围电路外围电路 以地址号来选择不同的存储单元。以地址号来选择不同的存储单元。电路中要有电路中要有 地址译码器、地址译码器、I/O电路、片选控制端电路、片选控制端
4、CS、输出缓冲器等、输出缓冲器等外围电路外围电路外围电路外围电路第4页，本讲稿共66页5-2随机存取存储器 RAM一、静态随机存取存储器（SRAM）1、静态RAM的构成单元电路：单元电路：u6个个MOS管组成双稳态触发器，存储一位二管组成双稳态触发器，存储一位二进制数进制数“0”或或“1”。u只要不掉电，只要不掉电，“0”或或“1”状态一直保持，状态一直保持，除非重新写入新数据。除非重新写入新数据。u不需要刷新，集成度低，成本高。不需要刷新，集成度低，成本高。第5页，本讲稿共66页Q1、Q2 组成一个触发器Q3、Q4 作为负载电阻Q5、Q6 作为控制门写入时：由I/O线输入:若I/O=1，使Q
5、2 导通，Q1 截止，A=1，B=0。读出时：A、B点信号由Q5、Q6送出到 I/O线上。若A=1，B=0，则I/O=1。第6页，本讲稿共66页存储矩阵：存储矩阵：u存储器以存储单元为基本单位构成矩阵。存储器以存储单元为基本单位构成矩阵。u存储单元的数据线有存储单元的数据线有1位、位、4位、位、8位，可以同位，可以同时写入时写入/读出读出1位、位、4位、位、8位二进制数。位二进制数。地址译码器：地址译码器：u不同存储单元通过不同不同存储单元通过不同地址码地址码来区别。来区别。u地址译码器包括行译码与列译码。地址译码器包括行译码与列译码。第7页，本讲稿共66页三态数据缓冲器与控制逻辑三态数据缓冲
6、器与控制逻辑u所有存储单元的数据线对应并联形成存储器所有存储单元的数据线对应并联形成存储器的内部数据总线，可有的内部数据总线，可有1位、位、4位、位、8位。位。u内部数据总线通过三态数据缓冲器与内部数据总线通过三态数据缓冲器与外部数外部数据总线据总线连接。连接。u数据缓冲器受数据缓冲器受片选信号片选信号控制，当片选信号无控制，当片选信号无效时，缓冲器关闭，外部数据总线与片内总线效时，缓冲器关闭，外部数据总线与片内总线之间处于高阻状态，数据无法写入或读出。之间处于高阻状态，数据无法写入或读出。u数据写入操作需要在数据写入操作需要在写信号写信号有效时完成，数有效时完成，数据读出操作需要在据读出操作
7、需要在读信号读信号有效时完成。有效时完成。第8页，本讲稿共66页2、静态RAM的例子：6264数据总线：数据总线：D7D0，存，存储单元为字节结构。储单元为字节结构。地址总线：地址总线：A12A0，共共8k个单元。个单元。总容量为总容量为8k8OE：输出使能，接RDWE：写入使能，接WRCS2、CS1：片选第9页，本讲稿共66页1、动态RAM的构成u依靠电容存储电荷来决定存储信息是依靠电容存储电荷来决定存储信息是“0”还是还是“1”。u由于电容漏电，需要定时重写数据，称为刷由于电容漏电，需要定时重写数据，称为刷新操作，故外围电路复杂。新操作，故外围电路复杂。u集成度高，功耗低，价格低。集成度高
8、，功耗低，价格低。二、动态随机存取存储器（DRAM）第10页，本讲稿共66页动态基本存储电路动态基本存储电路数据以电荷形式存于电容器上，三极管作为开关。数据以电荷形式存于电容器上，三极管作为开关。1）写入时，行选择线为）写入时，行选择线为 1，Q导通，导通，C充电；充电；2）读出时，行选择线为）读出时，行选择线为 1，电容，电容C上电荷通过上电荷通过Q送到数送到数据线上，经放大，送出；据线上，经放大，送出；3）需刷新）需刷新 第11页，本讲稿共66页u在读写操作时，片选信号必须都有效。u读操作：在片选信号与OE都有效时，由地址码所选中存储单元的内容出现在外部数据总线上。u写操作：在片选信号与W
9、E信号都有效时，外部数总线上的内容送到由地址码所选中存储单元，通常在WE负脉冲的上升沿存入单元中。三、存储器的工作时序第12页，本讲稿共66页5-3只读存储器 ROM一、掩膜型ROMu掩膜型ROM中的信息是芯片生产厂家根据用户给定的数据对芯片图形掩膜进行光刻确定的，出厂后数据不能更改。uMOS型ROM速度慢，功耗小，而双极型ROM速度快，功耗大。u费用主要决定于掩膜的费用，单个芯片的成本很小，因此适宜于大批量生产。第13页，本讲稿共66页二、可编程二、可编程ROM（PROM）uPROM中的信息在出厂后允许更改一次，可中的信息在出厂后允许更改一次，可由用户决定。由用户决定。uPROM由二极管矩阵
10、组成，用可熔金属丝连由二极管矩阵组成，用可熔金属丝连接存储单元发射极。金属丝熔断为接存储单元发射极。金属丝熔断为“0”，连，连接状态为接状态为“1”，出厂时都是连着的。，出厂时都是连着的。u编程时，用大电流把金属丝熔断，从而把编程时，用大电流把金属丝熔断，从而把“1”改为改为“0”。u一旦烧断，金属丝不能恢复，故只能编程一一旦烧断，金属丝不能恢复，故只能编程一次。次。第14页，本讲稿共66页三、可擦除可编程三、可擦除可编程ROM（EPROM）1、EPROM工作原理工作原理u出厂时所有数据都是出厂时所有数据都是“1”状态。状态。u用高电压、大电流可把用高电压、大电流可把“1”状态改写为状态改写为
11、“0”状态，称之为状态，称之为“编程编程”操作。操作。u通过紫外线照射，可把数据通过紫外线照射，可把数据“0”恢复为恢复为“1”状态，称之为状态，称之为“擦除擦除”。u可以进行多次可以进行多次“编程编程”、“擦除擦除”操作。操作。第15页，本讲稿共66页2、EPROM的例子：2764数据总线：数据总线：D7D0，存，存储单元为字节结构。储单元为字节结构。地址总线：地址总线：A12A0，共共8k个单元。个单元。总容量为总容量为8k8OE：输出使能，接RDPGM：编程脉冲CS：片选第16页，本讲稿共66页四、电可擦除可编程ROM（EEPROM）u片内集成升压电路，外部只需+5V电源；u在系统在线读
12、写；u寿命达10万次；u三种操作u读出：u编程（写入）：字节写入/页写方式u擦除：整片单元都写为FF第17页，本讲稿共66页四、电可擦除可编程ROM（EEPROM）u并行接口u串行接口：I2C；SPI第18页，本讲稿共66页闪存（Flash Memory）集成度很高，采用单管单元；速度快，多线程重写；寿命长；NOR闪存：随机读取NAND闪存：连续读取，U盘第19页，本讲稿共66页第20页，本讲稿共66页第21页，本讲稿共66页0.0.几个问题几个问题:(1).CPU(1).CPU 总线的负载能力总线的负载能力一个存储器系统，通常由多片存储器芯片组成一个存储器系统，通常由多片存储器芯片组成,需加
13、需加驱动器。驱动器。5-4 CPU与存储器连接与存储器连接CPUCPU存储器存储器存储器存储器驱动器驱动器驱动器驱动器收发器收发器收发器收发器ABABABABDBDBDBDB(2).CPU 的时序与存储器的存取速度之间的配合问题 (1)首先要弄清楚CPU的操作时序 (2)然后，选择满足CPU操作时序的存储器芯片，其中最重要的是存储器的存取速度。第22页，本讲稿共66页(3).(3).地址信号连接地址信号连接把把CPU的地址总线分为不变与可变两部分：的地址总线分为不变与可变两部分：1.不变地址：访问所有存储单元保持不变的地址信号，不变地址：访问所有存储单元保持不变的地址信号，不变地址一般是高位地
14、址。不变地址一般是高位地址。2.可变地址：访问不同的存储单元时，其值会改变的可变地址：访问不同的存储单元时，其值会改变的地址信号。可变地址分为片间寻址和片内寻址两部地址信号。可变地址分为片间寻址和片内寻址两部分。分。3.片间寻址：用于指定多个芯片中的某一片，作用于存储片间寻址：用于指定多个芯片中的某一片，作用于存储器芯片的片选信号。器芯片的片选信号。4.片内寻址：用于指定同一个芯片内部的不同存储单元，片内寻址：用于指定同一个芯片内部的不同存储单元，多个芯片的片内寻址信号通常相同。片内寻址用地址数多个芯片的片内寻址信号通常相同。片内寻址用地址数量决定于存储器芯片的地址数。量决定于存储器芯片的地址
15、数。5.从高到低：不变地址、片间寻址、片内寻址。从高到低：不变地址、片间寻址、片内寻址。第23页，本讲稿共66页(4).(4).控制信号的连接控制信号的连接8086 CPU的与存储器有关的信号：的与存储器有关的信号：1.M/IO：存储器与存储器与I/O端口的区别端口的区别2.RD：写操作有效，接存储器的写操作有效，接存储器的OE3.WR：读操作有效，接存储器的读操作有效，接存储器的WE4.BHE：8086的高位数据有效的高位数据有效(5).(5).数据信号的连接数据信号的连接8086 有有16位外部数据总线，位外部数据总线，8088 有有8位外部数据总线，而存位外部数据总线，而存储器的数据总线
16、有储器的数据总线有1位、位、4位、位、8位之分。位之分。第24页，本讲稿共66页一一.存储器地址选择存储器地址选择例例1：用用1K8的的RAM芯片，组成芯片，组成4K8 的的RAM系统，系统，CPU寻址空间寻址空间64KB(16条地条地址线址线)。解：解：(1)确定芯片组数：确定芯片组数：(4K8)(1K8)=4片片(2)片内译码：片内译码：1K=210，低位，低位10条地址线条地址线(3)片选信号的处理方式：线选法、全译码、片选信号的处理方式：线选法、全译码、部分译码部分译码第25页，本讲稿共66页1.线选法线选法每个片选信号与一条高位地址线直接连接。每个片选信号与一条高位地址线直接连接。电
17、路简单；地址不连续，地址存在重叠。电路简单；地址不连续，地址存在重叠。D7D0A0A9CSD7D0A0A9CSD7D0A0A9CSD7D0A0A9CSD7D0A9A0A10A11A12A13第26页，本讲稿共66页线选法地址空间芯片 A15A14A13 A12 A11 A10A9A0地址范围1#0 0 0 1 1 100111C00H1FFFH2#0 0 1 0 1 100112C00H2FFFH3#0 0 1 1 0 100113400H37FFH4#0 0 1 1 1 000113800H3BFFH基本地址空间：基本地址空间：A15A14=00第27页，本讲稿共66页线选法地址空间芯片 A
18、15A14A13 A12 A11 A10A9A0地址范围1#0 1 0 1 1 100115C00H5FFFH2#0 1 1 0 1 100116C00H6FFFH3#0 1 1 1 0 100117400H77FFH4#0 1 1 1 1 000117800H7BFFH重叠地址空间重叠地址空间1：A15A14=0 1第28页，本讲稿共66页线选法地址空间芯片 A15A14A13 A12 A11 A10A9A0地址范围1#1 0 0 1 1 100119C00H9FFFH2#1 0 1 0 1 10011AC00HAFFFH3#1 0 1 1 0 10011B400HB7FFH4#1 0 1
19、1 1 00011B800HBBFFH重叠地址空间重叠地址空间2：A15A14=1 0第29页，本讲稿共66页线选法地址空间芯片 A15A14A13 A12 A11 A10A9A0地址范围1#1 1 0 1 1 10011DC00HDFFFH2#1 1 1 0 1 10011EC00HEFFFH3#1 1 1 1 0 10011F400HF7FFH4#1 1 1 1 1 00011F800HFBFFH重叠地址空间重叠地址空间3：A15A14=1 1第30页，本讲稿共66页两个基本概念地址重叠：由于存在没有使用到的地址信号，其值等于“0”或等于“1”都不影响存储单元的选择，导致同一个单元针对这些
20、地址信号等于“0”或者等于“1”而对应不同的地址码，即多个地址码对应同一个物理的存储单元。地址不连续：由于在同一个时刻只有一个片选信号有效，导致用于片选的地址码在数值上不连续，使得不同存储器芯片的地址码在数值上不连续。第31页，本讲稿共66页2.全译码选择方式全译码选择方式所有高位地址经译码器后控制片选信号。所有高位地址经译码器后控制片选信号。电路复杂，地址连续，不存在重叠。电路复杂，地址连续，不存在重叠。D7D0A0A9CSD7D0A0A9CSD7D0A0A9CSD7D0A0A9CSD7D0A9A0A10A15M/IO6:64译码器第32页，本讲稿共66页全译码地址空间芯片 A15A14A1
21、3 A12 A11 A10A9A0地址范围1#0 0 0 0 0 000110000H03FFH2#0 0 0 0 0 100110400H07FFH3#0 0 0 0 1 000110800H0BFFH4#0 0 0 0 1 100110C00H0FFFH第33页，本讲稿共66页74LS138译码器Y71 1 1 1 0 0Y10 0 1 1 0 0Y20 1 0 1 0 0Y30 1 1 1 0 0Y41 0 0 1 0 0Y61 1 0 1 0 0Y=1X X X其它Y51 0 1 1 0 0Y00 0 0 1 0 0Y=0C B AG1 G2A G2B第34页，本讲稿共66页3.部分译
22、码选择方式部分译码选择方式选择部分高位地址经译码器后控制片选信号。选择部分高位地址经译码器后控制片选信号。电路适中，地址连续，存在重叠空间。电路适中，地址连续，存在重叠空间。D7D0A0A9CSD7D0A0A9CSD7D0A0A9CSD7D0A0A9CSD7D0A9A0CS4CS3CS1CS2第35页，本讲稿共66页片选译码电路M/IOCS1CS2CS3CS4A10A11A12A13A14第36页，本讲稿共66页部分译码地址空间芯片 A15A14 A13A12 A11 A10A9A0地址范围1#0 0 10 0 000112000H23FFH2#0 0 10 0 100112400H27FFH
23、3#0 0 10 1 000112800H2BFFH4#0 0 10 1 100112C00H2FFFH基本地址空间：基本地址空间：A15=0第37页，本讲稿共66页部分译码地址空间重叠地址空间：A15=1当A15由 0 变为 1 时，相当于把原地址范围对应加上8000H即可，所以各个芯片的重叠空间为：1#：A000H A3FFH2#：A400H A7FFH3#：A800H ABFFH4#：AC00H AFFFH 第38页，本讲稿共66页例：按规定地址范围设计译码电路例：按规定地址范围设计译码电路用用1k8的芯片构成的芯片构成4k8的存储器。的存储器。设计设计16位地址部分译码电路，要求地址范
24、围：位地址部分译码电路，要求地址范围：7000H 7FFFH 。分析：分析：芯片个数：（芯片个数：（4k8）（1k8）=4不变地址：不变地址：A15A14A13A12=0111 接译码器接译码器控制信号或输入信号控制信号或输入信号可变地址：可变地址：A11A0=000H FFFH，其中：，其中：片内寻址：片内寻址：A9A0 接芯片内的地址信号接芯片内的地址信号片间寻址：片间寻址：A11A10接译码器输入信号接译码器输入信号第39页，本讲稿共66页M/IOCS1CS2CS3CS4A10A11A12A13A14A15第40页，本讲稿共66页二二.存储器的数据线及控制线的连接存储器的数据线及控制线的
25、连接存储器的数据线一般为存储器的数据线一般为8位。位。8088 有有8位外部数据位外部数据总线，可以直接与存储器的数据线对接。总线，可以直接与存储器的数据线对接。8086 有有16位外部数据总线，采用分体结构，连接低位外部数据总线，采用分体结构，连接低8位数据线的存储器为偶存储体，当位数据线的存储器为偶存储体，当 A0=0 时该存储时该存储体工作；连接高体工作；连接高8位数据线的存储器为奇存储体，当位数据线的存储器为奇存储体，当 BHE=0 时该存储体工作。时该存储体工作。(1).(1).数据信号的连接数据信号的连接第41页，本讲稿共66页对对 8088 系统：系统：IO/M：高电平高电平访问
26、外设，低电平访问存储器，该信访问外设，低电平访问存储器，该信号控制存储器片选。号控制存储器片选。BHE：8088 的该信号无效。的该信号无效。A0：A0信号参与存储器的片内寻址。信号参与存储器的片内寻址。(2).(2).控制信号的连接控制信号的连接RD：写操作有效，接存储器的写操作有效，接存储器的OE WR：读操作有效，接存储器的读操作有效，接存储器的WE第42页，本讲稿共66页(2).(2).控制信号的连接控制信号的连接对对 8086 系统：系统：M/IO：低电平低电平访问外设，高电平访问存储器，该访问外设，高电平访问存储器，该信号控制存储器片选。信号控制存储器片选。BHE：8086 的该信
27、号控制奇存储体的片选信号。的该信号控制奇存储体的片选信号。A0：8086的的A0信号不参与存储器的片内寻址，而信号不参与存储器的片内寻址，而是作为偶存储体的选择信号，控制偶存储体的片是作为偶存储体的选择信号，控制偶存储体的片选信号，选信号，偶存储体与奇存储体的片内寻址都从偶存储体与奇存储体的片内寻址都从A1开始开始。第43页，本讲稿共66页例例 5-4：用用 4k8的的EEPROM芯片芯片 2732，8k8的的RAM芯片芯片 6264，译码器，译码器74LS138构成构成8k字字ROM和和8k字字RAM的存的存储器系统，最小模式系统。储器系统，最小模式系统。计算芯片数量：计算芯片数量：2732
28、：（：（8k16）（4k8）=22=4；6264：（：（8k16）（8k8）=12=2；连接数据线：连接数据线：1#、3#2732的的 D7D0 作低作低8位数据，为偶存储体，位数据，为偶存储体，2#、4#2732的的 D7D0 作高作高8位数据位数据，为奇存储体。，为奇存储体。1#6264的的 D7D0 作低作低8位数据，作为偶存储体，位数据，作为偶存储体，2#6264的的 D7D0 作高作高8位数据，作为奇存储体。位数据，作为奇存储体。第44页，本讲稿共66页D7D0A0A11OECSD7D0A0A11OECSD7D0A0A11OECSD7D0A0A11OECSD7D0D15D8第45页，
29、本讲稿共66页D7D0A0A12OEWECS1CS2D7D0A0A12OEWECS1CS2D7D0D15D8第46页，本讲稿共66页存储器片内寻址存储器片内寻址 2732：4k 单元，单元，12根地址，根地址，A1A12；6264：8k 单元，单元，13根地址，根地址，A1A13。综合后，选择综合后，选择A1A13作为存储器片内寻址。作为存储器片内寻址。存储器的控制信号：存储器的控制信号：4片片2732、2片片6264的的OE并联后接并联后接CPU的的RD。2片片6264的的WE并联后接并联后接CPU的的WR。第47页，本讲稿共66页D7D0A0A11OECSD7D0A0A11OECSD7D0
30、A0A11OECSD7D0A0A11OECSD7D0A12A1D15D8RD第48页，本讲稿共66页D7D0A0A12OEWECS1CS2D7D0A0A12OEWECS1CS2D7D0A13A1D15D8RDWR第49页，本讲稿共66页存储器片选信号存储器片选信号 存储器片选信号由存储体选择信号、片间寻址地址线、存储器片选信号由存储体选择信号、片间寻址地址线、与存储器访问信号共同决定。与存储器访问信号共同决定。所有片选信号只在存储器访问信号有效时才有效，对所有片选信号只在存储器访问信号有效时才有效，对8086而言而言其其M/IO=1，8088的的IO/M=0，该信号常接，该信号常接 74LS1
31、38 译码器的译码器的控制信号。控制信号。所有偶存储体的片选信号只在所有偶存储体的片选信号只在 A0=0 时有效时有效所有奇存储体的片选信号只在所有奇存储体的片选信号只在BHE=0时有效。时有效。第50页，本讲稿共66页D7D0A0A11OECSD7D0A0A11OECSD7D0A0A11OECSD7D0A0A11OECSD7D0A12A1D15D8CS1CS2CS3CS4RD第51页，本讲稿共66页D7D0A0A12OEWECS2CS1D7D0A0A12OEWECS2CS1D7D0A13A1D15D8RDWRA0BHECS0VCCVCC第52页，本讲稿共66页M/IOCS 0A14A15A1
32、6A17A18ABCG1G2AG2BY0Y1BHEA13A0CS1CS2CS3CS4第53页，本讲稿共66页各芯片地址范围：基本地址 A19=01#2732：00000H 01FFFH 中的偶地址2#2732：00000H 01FFFH 中的奇地址3#2732：02000H 03FFFH 中的偶地址4#2732：02000H 03FFFH 中的奇地址1#6264：04000H 07FFFH 中的偶地址2#6264：04000H 07FFFH 中的奇地址重叠地址如何？第54页，本讲稿共66页高档计算机的存储体每个存储体提供8位数据；08位CPU需 1 个存储体16位CPU需 2 个存储体，BHE
33、 A032位CPU需 4 个存储体，BH3 BH2 BH1 BH064位CPU需 8 个存储体，BH7 BH0第55页，本讲稿共66页用用1k1的片子组成的片子组成1k8的存储器的存储器 需需需需 8 8 个芯个芯个芯个芯片片片片 地址线地址线 （210=1024）需）需 10 根根 数据线数据线 8 根根 控制线控制线 WRA9-A0D7-D0WRWECPU系统第56页，本讲稿共66页二二.只读存储器（只读存储器（EPROM）典型芯片典型芯片 Intel 2716（2K 8）(教材教材p123)1.芯片特性芯片特性 数据线数据线:8条条 地址线地址线:11条条 控制线控制线:读允许读允许OE
34、 片选控制片选控制:CE2.接口方法接口方法:(P126,图图6.12)A7 A6 A5 A4 A3 A2 A1 A0 O1 O2 O3GNDUCCA8A9UPPOEA10CEO7O6O5O4O31234567891011122423222120191817161514132716引脚图输出允许片选第57页，本讲稿共66页例例：用用EPROM 2716（2K*8）为某）为某8位位CPU 设计一个设计一个16KB的的ROM存储器存储器.(1)确定芯片组数确定芯片组数:每片每片2716存储容量为存储容量为2KB,16KB需要需要8片片 (2)片内译码片内译码:(3)8个片选信号的译码个片选信号的译
35、码:用用74LS138(4)CPU的总线与存储器的连接的总线与存储器的连接 数据线数据线8条条 片上片上11条地址线直接与条地址线直接与CPU的低位地址线连接的低位地址线连接 控制线控制线:读读RD,M第58页，本讲稿共66页第59页，本讲稿共66页D0D7A10A0CE OED0D7A10A0CE OED0D7A10A0CE OE。74LS1388088CPU8088CPU总线总线总线总线D7D0A10A0A11A12A13A14A15A16A17A18A19 RDIO/M271627162716.G1G2AG2BY0Y1Y71ABC若将存储器地址布置在60000H开始的空间如何接线?第60
36、页，本讲稿共66页A19 A18 A17 A16 A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 0110 0 0 0 0 0 000 0000 0000(60000H)111 1111 1111(607FFH)0110 0 0 0 0 1 000 0000 0000(60800H)111 1111 1111(60FFFH)分析:高位地址线状态:A19A18A17A16A15A14=0 11 000片内寻址片选信号第61页，本讲稿共66页三三.静态随机存储器（静态随机存储器（SRAM）典型芯片典型芯片 Intel 2114（1K 4）
37、1.芯片特性芯片特性 数据线:4条 地址线:10条 控制线:读写允许WR,片选控制:CE2.接口方法接口方法:(P127)2114A0 A9 WR CSD0D3,写入；,读出。=1，禁止。第62页，本讲稿共66页例例例例:用用1k*4 的片子的片子 2114 组成组成 2k*8 的存储器的存储器 需需需需 4 4 个芯片个芯片个芯片个芯片 地址线地址线 211=2048）需）需 11 根根（片内片内 10 根，片选根，片选 1 根根）数据线数据线 8 根根 控制线控制线 IO/M 和和 WR第63页，本讲稿共66页 若要将存储器地址布置在若要将存储器地址布置在2400H开始的的单元开始的的单元
38、,片选信号如片选信号如何接线何接线?分析分析:A15 A14 A13A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 0 0 1 0 0 1 0 0 0000 0000 1 1 1111 1111 第一组地址第一组地址:2400H27FFH,译码器输出的第译码器输出的第9个信号作片选个信号作片选 0 0 1 0 1 0 0 0 0000 0000 1 1 1111 1111 第二组地址第二组地址:2800H2BFFH,译码器输出的第译码器输出的第10个信号作片选个信号作片选片内寻址第64页，本讲稿共66页例例例例:某某8位机位机,地址线地址线16条条,数据线数
39、据线8条条,控制信号控制信号:访存访存信号信号MREQ与读写信号与读写信号R/W.用用Intel2114设计一设计一个个8KB存储器存储器.1)1)分析分析分析分析:芯芯 片片 数数一组一组:1K*4 的片子的片子 2114 组成组成 1K*8 的存储的存储器需器需2片片,8K*8 需需 16 个芯片个芯片,分分8组组 地地 址址 线线 （213=8192）需）需 13 根根 （片内（片内 10 根，片选根，片选 3 根）根）数数 据据 线线 8 根根 控控 制制 线线 MREQ 和和 R/W 片选信号片选信号用用74LS138译码产生译码产生8个片选信号个片选信号2)实现实现第65页，本讲稿共66页第66页，本讲稿共66页