电子系统设计实践精选PPT.ppt

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1、电子系统设计实践第1页，此课件共30页哦12.1 12.1 等精度频率计设计等精度频率计设计 在此完成的设计项目可达到的指标为：在此完成的设计项目可达到的指标为：(1)频频率率测测试试功功能能：测测频频范范围围0.1Hz100MHz。测测频频精精度度：测频全域相对误差恒为百万分之一。测频全域相对误差恒为百万分之一。(2)脉宽测试功能：脉宽测试功能：测试范围测试范围0.1s1s，测试精度，测试精度0.01s。(3)占空比测试功能：占空比测试功能：测试精度测试精度199。(4)相位测试功能相位测试功能(附加功能附加功能)。第2页，此课件共30页哦12.1.1 主系统组成主系统组成图图12-1 频率

2、计主系统电路组成频率计主系统电路组成第3页，此课件共30页哦12.1.2 测频原理测频原理图图12-2 等精度频率计主控结构等精度频率计主控结构第4页，此课件共30页哦 设在一次预置门时间设在一次预置门时间Tpr中对被测信号计数值为中对被测信号计数值为Nx，对标准频率信号，对标准频率信号的计数值为的计数值为Ns，则下式成立：，则下式成立：12-1不难得到测得的频率为：不难得到测得的频率为：12-2图图12-3 频率计测控时序频率计测控时序12.1.2 测频原理测频原理第5页，此课件共30页哦 占空比占空比=12-312.1 12.1 等精度频率计设计等精度频率计设计 12.1.3 FPGA/C

3、PLD开发的开发的VHDL设计设计第6页，此课件共30页哦【例【例12-1】LIBRARY IEEE;-等精度频率计等精度频率计FPGA设计部分设计部分USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY etester IS PORT(BCLK:IN STD_LOGIC;-标准频率时钟信号标准频率时钟信号clock2，50MHZ TCLK:IN STD_LOGIC;-待测频率时钟信号待测频率时钟信号 CLR:IN STD_LOGIC;-清零和初始化信号清零和初始化信号CL:IN STD_LOGIC;-当当SPUL

4、为高电平时，为高电平时，CL为预置门控信号，用于测频计数为预置门控信号，用于测频计数-时间控制当时间控制当SPUL为低电平时，为低电平时，CL为测脉宽控制信号，为测脉宽控制信号，-CL高电平时测高电平脉宽而当高电平时测高电平脉宽而当CL为低电平时，测低电平脉宽。为低电平时，测低电平脉宽。SPUL:IN STD_LOGIC;-测频或测脉宽控制测频或测脉宽控制 START:OUT STD_LOGIC;-起始计数标志信号起始计数标志信号 EEND:OUT STD_LOGIC;-由低电平变到高电平时指示脉宽计数结束，由低电平变到高电平时指示脉宽计数结束，SEL:IN STD_LOGIC_VECTOR(

5、2 DOWNTO 0);-数据读出选同控制数据读出选同控制 DATA:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);-8位数据读出位数据读出END etester;ARCHITECTURE behav OF etester ISSIGNAL BZQ :STD_LOGIC_VECTOR(31 DOWNTO 0);-标准计数器标准计数器SIGNAL TSQ :STD_LOGIC_VECTOR(31 DOWNTO 0);-测频计数器测频计数器SIGNAL ENA :STD_LOGIC;-计数使能计数使能SIGNAL MA,CLK1,CLK2,CLK3:STD_LOGIC;SIGN

6、AL Q1,Q2,Q3，BENA,PUL:STD_LOGIC;SIGNAL SS:STD_LOGIC_VECTOR(1 DOWNTO 0);接下页接下页第7页，此课件共30页哦BEGINSTART=ENA;DATA=BZQ(7 DOWNTO 0)WHEN SEL=000 ELSE-标准频率计数低标准频率计数低8位输出位输出 BZQ(15 DOWNTO 8)WHEN SEL=001 ELSE BZQ(23 DOWNTO 16)WHEN SEL=010 ELSE BZQ(31 DOWNTO 24)WHEN SEL=011 ELSE-标准频率计数最高标准频率计数最高8位输出位输出 TSQ(7 DOW

7、NTO 0)WHEN SEL=100 ELSE-待测频率计数值最低待测频率计数值最低8位输出位输出 TSQ(15 DOWNTO 8)WHEN SEL=101 ELSE TSQ(23 DOWNTO 16)WHEN SEL=110 ELSE TSQ(31 DOWNTO 24)WHEN SEL=111 ELSE-待测频率计数值最高待测频率计数值最高8位输出位输出 TSQ(31 DOWNTO 24);BZH:PROCESS(BCLK,CLR)-标准频率测试计数器，标准计数器标准频率测试计数器，标准计数器 BEGIN IF CLR=1 THEN BZQ 0);ELSIF BCLKEVENT AND BC

8、LK=1 THEN IF BENA=1 THEN BZQ=BZQ+1;END IF;END IF;END PROCESS;TF:PROCESS(TCLK,CLR,ENA)-待测频率计数器，测频计数器待测频率计数器，测频计数器 BEGIN IF CLR=1 THEN TSQ 0);ELSIF TCLKEVENT AND TCLK=1 THEN IF ENA=1 THEN TSQ=TSQ+1;END IF;END IF;接下页接下页第8页，此课件共30页哦END PROCESS;PROCESS(TCLK,CLR)BEGIN IF CLR=1 THEN ENA=0;ELSIF TCLKEVENT A

9、ND TCLK=1 THEN ENA=CL;END IF;END PROCESS;MA=(TCLK AND CL)OR NOT(TCLK OR CL);-测脉宽逻辑测脉宽逻辑 CLK1=NOT MA;CLK2=MA AND Q1;CLK3=NOT CLK2;SS=Q2&Q3;DD1:PROCESS(CLK1,CLR)BEGIN IF CLR=1 THEN Q1=0;ELSIF CLK1EVENT AND CLK1=1 THEN Q1=1;END IF;END PROCESS;DD2:PROCESS(CLK2,CLR)BEGIN IF CLR=1 THEN Q2=0;ELSIF CLK2EVEN

10、T AND CLK2=1 THEN Q2=1;END IF;END PROCESS;DD3:PROCESS(CLK3,CLR)BEGIN IF CLR=1 THEN Q3=0;ELSIF CLK3EVENT AND CLK3=1 THEN Q3=1;END IF;END PROCESS;接下页接下页第9页，此课件共30页哦PUL=1 WHEN SS=10 ELSE-当当SS=“10”时，时，PUL高电平，允许标准计数器计数，高电平，允许标准计数器计数，0;-禁止计数禁止计数EEND=1 WHEN SS=11 ELSE-EEND为为低低电电平平时时，表表示示正正在在计计数数，由由低低电电平平变变

11、到到高高电电平平 0;-时，表示计数结束，可以从标准计数器中读数据了时，表示计数结束，可以从标准计数器中读数据了BENA=ENA WHEN SPUL=1 ELSE-标准计数器时钟使能控制信号，当标准计数器时钟使能控制信号，当SPUL为为1时，测频率时，测频率 PUL WHEN SPUL=0 ELSE-当当SPUL为为0时，测脉宽和占空比时，测脉宽和占空比 PUL;END behav;第10页，此课件共30页哦图图12-4 例例12-1的的RTL图图 第11页，此课件共30页哦图图12-5 等精度频率计测频时序图等精度频率计测频时序图 12.1.3 FPGA/CPLD开发的开发的VHDL设计设计

12、第12页，此课件共30页哦图图12-6 等精度频率计测脉宽时序图等精度频率计测脉宽时序图 12.1.3 FPGA/CPLD开发的开发的VHDL设计设计第13页，此课件共30页哦12.1 12.1 等精度频率计设计等精度频率计设计 12.1.4 测试与设计步骤测试与设计步骤 12.1.5 相位测试相位测试 相位差相位差=图图12-7 测相仪模型测相仪模型 第14页，此课件共30页哦12.1 12.1 等精度频率计设计等精度频率计设计 12.1.5 相位测试相位测试 图图12-8 测相仪电路原理图（测相仪电路原理图（TPAS.gdf工程）工程）第15页，此课件共30页哦12.1 12.1 等精度频

13、率计设计等精度频率计设计 12.1.5 相位测试相位测试 图图12-9 相位检测原理图相位检测原理图epd）图图12-10 鉴相器鉴相器EPD的仿真波形的仿真波形 第16页，此课件共30页哦12.2 12.2 使用使用IP CoreIP Core设计设计FIRFIR滤波器滤波器 图图12-11 直接型直接型FIR滤波器结构滤波器结构 N阶阶FIR滤波器系统的传递函数：滤波器系统的传递函数：N阶的阶的FIR系统差分方程可表示为：系统差分方程可表示为：第17页，此课件共30页哦12.2 12.2 使用使用IP CoreIP Core设计设计FIRFIR滤波器滤波器 图图12-12 直接型直接型FI

14、R实现结构实现结构 第18页，此课件共30页哦12.2 12.2 使用使用IP CoreIP Core设计设计FIRFIR滤波器滤波器 图图12-13 FIR滤波器设计示意滤波器设计示意 第19页，此课件共30页哦12.2 12.2 使用使用IP CoreIP Core设计设计FIRFIR滤波器滤波器 图图12-14 FIR Compiler安装图安装图 第20页，此课件共30页哦12.2 12.2 使用使用IP CoreIP Core设计设计FIRFIR滤波器滤波器 12-15 设置设置User Libraries 第21页，此课件共30页哦12.2 12.2 使用使用IP CoreIP C

15、ore设计设计FIRFIR滤波器滤波器 图图12-16 在在MegaWizard管理器中选择管理器中选择IP Core 第22页，此课件共30页哦12.2 12.2 使用使用IP CoreIP Core设计设计FIRFIR滤波器滤波器 图图12-17 FIR滤波器系数确定滤波器系数确定 第23页，此课件共30页哦12.2 12.2 使用使用IP CoreIP Core设计设计FIRFIR滤波器滤波器 图图12-18 FIR系数修正系数修正 第24页，此课件共30页哦12.2 12.2 使用使用IP CoreIP Core设计设计FIRFIR滤波器滤波器 图图12-19 FIR模块模块Symbo

16、l 第25页，此课件共30页哦12.2 12.2 使用使用IP CoreIP Core设计设计FIRFIR滤波器滤波器 图图12-20 firm模块仿真结果模块仿真结果 第26页，此课件共30页哦12.2 12.2 使用使用IP CoreIP Core设计设计FIRFIR滤波器滤波器 图图12-21 FIR滤波器总体连接图滤波器总体连接图 第27页，此课件共30页哦习习 题题 12-1 根据第根据第12.1节的叙述，回答以下问题：节的叙述，回答以下问题：（1）由图由图12-4说明信号说明信号“SPUL”和和“EEND”的作用的作用（2）用用数数学学证证明明，CL门门的的时时间间在在0.1s至至

17、1s间间，在在可可测测的的频频域域内内，误误差差小于等于标准频率源一个周期。小于等于标准频率源一个周期。(3)分分析析图图12-4和和图图12-5，说说明明信信号号CL和和START的的关关系系，并并利利用公式用公式(12-2)计算计算TCLK的频率。的频率。(4)分分析析图图12-4和和图图12-6，说说明明信信号号START和和EEND的的关关系系，并并计计算算TCLK的脉宽，详细说明占空比的测量方法。的脉宽，详细说明占空比的测量方法。(5)分析图分析图12-2、12-3，详细说明等精度测频原理。，详细说明等精度测频原理。第28页，此课件共30页哦实实 验验 与与 设设 计计 12-1 多

18、功能测试仪设计多功能测试仪设计(1)实验目的：实验目的：学习电子设计竞赛项目的开发技术。学习电子设计竞赛项目的开发技术。(2)实验原理：实验原理：参考本章内容。参考本章内容。(3)实实验验内内容容1：根根据据12.1.4节节的的步步骤骤首首先先完完成成等等精精度度频频率率计计专专用用芯芯片片（FPGA）的的设设计计，按按照照图图12-5和和12-6的的时时序序，在在GW48系系统统上上硬硬件件验验证证例例12-1的的各各项项功功能能：等等精精度度测测频频率率、测测脉脉宽宽、测测占占空空比比。与与GW48系系统统上上给给出出的的标标准准待待测测频频率率，计计算算误误差差，并并与与理论误差值比较。

19、理论误差值比较。(4)实实验验内内容容2：根根据据图图12-1、12-5、12-6和和式式12-2、12-3，设设计计单单片片机机程程序序，完完成成单单片片机机与与FPGA的的接接口口程程序序、控控制制程程序序和和计计算算显显示示程程序序的的设设计计。完完成成等等精精度度频频率率计计独独立立系统的设计，控制键可以参考图系统的设计，控制键可以参考图12-1的电路，每一个键控制一种功能。的电路，每一个键控制一种功能。(5)实实验验内内容容3：根根据据12.1.5节节和和图图12-8，修修改改原原设设计计，增增加加测测相相位位功功能能，并并在在系系统统上上增增加加一一个个键键，控控制制测测相相差差和和显显示示。被被测测信信号号可可以以用用前前面面设设计计的的移移相信号发生器产生。相信号发生器产生。第29页，此课件共30页哦实实 验验 与与 设设 计计 12-2 FIR滤波器设计滤波器设计 用FPGA设计FIR数字滤波器。由于滤波器的硬件实现需要ADC和DAC，要考虑使用ADDA板。第30页，此课件共30页哦