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1、课程设计说明书1 1 引言简易多功能信号发生器是信号发生器的一种，在生产实践和科研领域中有着广泛的应用。在研制、生产、测试和维修各种电子元件、部件以及整机设备时，都需要有信号源，由它产生不同频率不同波形的电压、电流信号并加到被测器件或设备上，用其他仪器观察、测量被测仪器的输出响应，以分析确定它们的性能参数。信号发生器是电子测量领域中最基本、应用最广泛的一类电子仪器。它可以产生多种波形信号，如正弦波、三角波、方波和锯齿波等，因而广泛用于通信、雷达、导航、宇航等领域。在本设计中它能够产生多种波形，如正弦波,三角波,方波和锯齿波等，并能实现对各种波频率和幅度的改变。正因为其在生活中应用的重要性，人们
2、它做了大量的研究，总结出了许多实现方式。可以基于FPGA、VHDL、单片机、DOS技能、数字电路等多种方法实现。本设计是采用 VHDL 来实现的简易多功能信号发生器。它能产生正弦波,三角波,方波和锯齿波。且对各种波形的要求如下：（1）根据按键选择不同的波形（实现正弦波,三角波,方波和锯齿波）；（2）各波形的频率范围为100Hz-20KHz；（3）各波形频率可调（通过按键控制频率的变化，步进值为500Hz）；（4）用 LED数码管实时显示输出波形的频率值；（5）用按键控制实现输出信号的幅度调节（幅度调节为2.5V 和 5V）。名师资料总结-精品资料欢迎下载-名师精心整理-第 1 页，共 29 页
3、 -课程设计说明书2 2 EDA技术介绍2.1 EDA 介绍EDA 是电子设计自动化（Electronic Design Automation）缩写。EDA 技术是以计算机为工具，根据硬件描述语言HDL（Hardware Description language）完成的设计文件，自动地完成逻辑编译、化简、分割、综合及优化、布局布线、仿真以及对于特定目标芯片的适配编译和编程下载等工作。硬件描述语言 HDL 是相对于一般的计算机软件语言，如：C、PASCAL 而言的。HDL 语言使用与设计硬件电子系统的计算机语言，它能描述电子系统的逻辑功能、电路结构和连接方式。设计者可利用 HDL 程序来描述所希
4、望的电路系统，规定器件结构特征和电路的行为方式；然后利用综合器和适配器将此程序编程能控制FPGA 和 CPLD 内部结构，并实现相应逻辑功能的的门级或更底层的结构网表文件或下载文件。目前，就FPGA/CPLD开发来说，比较常用和流行的HDL 主要有 ABEL-HDL、AHDL 和 VHDL1。几乎所有适于大学生做的数字逻辑电路实验都可以在计算机上利用EDA(Electronic Design Automatic电子设计自动化)软件进行设计、仿真，只有极少量外部配件不能在计算机上进行仿真。因此，在实验前期阶段，即实验预习阶段的主要应用工具是 EDA 软件，利用 EDA 软件可以设计、仿真实验课题
5、，进行虚拟实验。通过虚拟实验使实验者在进入真实实验前就能对预做的实验有相当的了解，甚至可以预测到实验的结果。这样在实际做实验时，可以把许多设计型实验的难度降低，同时能有更多的时间让实验者动手做实验，研究问题，提高实验效率。当前数字电路设计已由计算机辅助设计进入到以计算机为主的设计时代。2.2 VHDL 基本介绍VHDL 是一种主要的硬件描述语言之一，硬件描述语言（HDL）是各种描述方法中最能体现 EDA优越性的描述方法。所谓硬件描述语言，实际上就是一种描述工具，其描述的对象就是待设计电路系统的逻辑功能，实现该功能的算法，选用的电路结构以及其他各种约束条件等。通常要求HDL既能描述系统的行为，又
6、能描述系统的结构。VHDL 语言是美国国防部与20 世纪 80年代后期，出于军事工业需要开发的。1984年 VHDL 被 IEEE确定为标准的硬件描述语言。1993年 IEEE对 VHDL 进行了修正，增加了部分新的 VHDL 命令与属性，增强了对系统的描述能力。VHDL 涵盖面广，抽象描述强，支持硬件的设计，验证，综合和测试。VHDL 能在多级别上对同一逻辑功能进行描述。VHDL 的基本结构包含一个实体和一个结构体，而完整的 VHDL 结构还包括配置，程序包与库。各种硬件描述语言中，VHDL 的描述能力最强，因此运用VHDL 进行复杂电路设计时，往往采用自顶向下结构化的设计方法。名师资料总结
7、-精品资料欢迎下载-名师精心整理-第 2 页，共 29 页 -课程设计说明书3 2.3 设计工具简介Quartus II 是 Altera公司的综合性 PLD开发软件，支持原理图、VHDL、VerilogHDL 以及 AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。Quartus II支持 Altera的 IP 核，包含了 LPM/MegaFunction 宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方 EDA工具的良好
8、支持也使用户可以在设计流程的各个阶段使用熟悉的第三放EDA工具。此外，Quartus II 通过和 DSP Builder工具与 Matlab/Simulink相结合，可以方便地实现各种DSP应用系统；支持Altera的片上可编程系统（SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。Maxplus II 作为 Altera的上一代 PLD设计软件，由于其出色的易用性而得到了广泛的应用。目前 Altera已经停止了对 Maxplus II 的更新支持，Quartus II 与之相比不仅仅是支持器件类型的丰富和图形界面的改变。Altera在 Quartu
9、s II 中包含了许多诸如SignalTap II、Chip Editor和 RTL Viewer 的设计辅助工具，集成了 SOPC 和 HardCopy设计流程，并且继承了Maxplus II 友好的图形界面及简便的使用方法。Altera Quartus II 作为一种可编程逻辑的设计环境,由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。Altera的 Quartus II可编程逻辑软件属于第四代PLD开发平台。该平台支持一个工作组环境下的设计要求，其中包括支持基于Internet的协作设计。Quartus平台与 Cadence、ExemplarLogic、Mentor
10、Graphics、Synopsys和 Synplicity等EDA 供应商的开发工具相兼容。改进了软件的LogicLock 模块设计功能，增添了FastFit编译选项，推进了网络编辑性能，而且提升了调试能力。名师资料总结-精品资料欢迎下载-名师精心整理-第 3 页，共 29 页 -课程设计说明书4 3 设计流程3.1 设计思想及原理图基于 VHDL 语言设计一个简易多功能信号发生器，通过选入输入信号，可以输出正弦波、三角波、方波和锯齿波四种波形信号。信号发生器的控制模块可以用数据选择器实现，四种信号的信号选择可以用4 选 1数据选择器实现。同时本设计使用原理图的方法，对正弦波、三角波、方波和锯
11、齿波和4 选 1 数据选择器元件进行调用。简易多功能信号发生器的原理图如下：本设计的主题思想是各个模块分别产生相应的波形，再通过一个4 选 1 数据选择器输出相应的波形。通过其他按键控制波形的频率和幅度的变化。3.2 正弦波、三角波、方波和锯齿波的实现3.2.1 正弦波设计（1）正弦波代码设计正弦波的产生思想是将对模拟波形采样后的编码存入定义好的ROM 中，再根据时钟循环的将这些编码顺序输出，在输出端将经过数模转换器转换后的模拟信号接入示波器即可显示正弦波形。产生正弦波的VHDL 代码如下：library ieee;use ieee.std_logic_1164.all;图 1 信号发生器原理
12、图名师资料总结-精品资料欢迎下载-名师精心整理-第 4 页，共 29 页 -课程设计说明书5 entity sin2 is port(clock,sel:in std_logic;dout4:out integer range 0 to 255);end sin2;architecture bhv of sin2 is type mem_type is array(0 to 63)of integer range 0 to 255;constant mem:mem_type:=(255,254,252,249,245,239,233,225,217,207,197,186,174,162,15
13、0,137,124,112,99,87,75,64,53,43,34,26,19,13,8,4,1,0,0,1,4,8,13,19,26,34,43,53,64,75,87,99,112,124,137,150,162,174,186,197,207,217,225,233,239,245,249,252,254,255);signal address:integer range 0 to 63;begin process(clock)begin if clockevent and clock=1 then if address63 then address=0;else if sel=1 t
14、hen address=address+1;dout4=(mem(address)/2;else address=address+1;dout463 then address=0;else if sel=1 then address=address+1;dout3=(mem(address)/2;else address=address+1;dout363 then address=0;else if sel=1 then address=address+1;dout1=(mem(address)/2;else address=address+1;dout163 then address=0;
15、else if sel=1 then address=address+1;dout2=(mem(address)/2;else address=address+1;dout2=mem(address);end if;end if;end if;在 Quartus II 软件输入上述代码，再通过编译和时序仿真，可得到如下的仿真波形。名师资料总结-精品资料欢迎下载-名师精心整理-第 11 页，共 29 页 -课程设计说明书12 由上图仿真图可知时钟信号clk 每出现一个上升沿，dout 就对外送出一个锯齿波采样数据，sel 实现了锯齿波幅值的调节，sel=0时 dout 输出锯齿波采样数据值，se
16、l=1时 dout 输出锯齿波采样数据值右移一位的数据值。（注明：由于存在器件延时，上升沿与数据变换略有滞后）上图中的输出制式模拟信号各采样点的数字编码，由于没有经过数模转换，输出结果就如图中所示。当将程序下载到硬件后，在示波器上就可以显示锯齿波波形了。（3）锯齿波模块其中：clk 为锯齿波时钟信号输入端，它接收调频模块发过来时钟信；sel 为输出锯齿波信号幅度调节输入端，sel=1时幅度为 2.5V，sel=0时幅度为 5V；dout 为锯齿波信号输出端。3.3 各个控制单元的实现3.3.1 频率控制单元频率控制单元包括按键识别模块、分频数产生模块和分频模块。其器件图分别如图 10、图 11
17、 和图 12 所示。在按键识别模块中共有4 个输入端。其中：一个时钟输入端CLK 位 12MHz，一个频率调节输入端btn1.0，图 8 锯齿波未分频时仿真图clockseldout27.0juchiinst2图 9 锯齿波模块名师资料总结-精品资料欢迎下载-名师精心整理-第 12 页，共 29 页 -课程设计说明书13 一个使系统输出波形的频率为最大的控制输入端highh 一个使系统输出波形的频率为最小的控制输入端loww。本课程设计要求输出波形的频率在每按一次相应的按键时，就增加或减少500Hz。而实验室的硬件设备上的按键都是拨码是按键，即按键按下后一直有效，这显然不能满足要求。于是按键输
18、入识别模块中用如下的代码实现按键没按一次都能有效的功能。if button0=0 and button1=1 then if cnt=40 then cnt=0;else cnt=cnt+1;end if;elsif button0=1 and button1=0 then if cnt=40 then cnt=0;else cnt63 then address=0;else if sel=1 then address=address+1;dout1=(mem(address)/2;else address=address+1;dout163 then address=0;else if se
19、l=1 then address=address+1;dout4=(mem(address)/2;else address=address+1;dout463 then address=0;else if sel=1 then address=address+1;dout2=(mem(address)/2;else address=address+1;dout263 then address=0;else if sel=1 then address=address+1;dout3=(mem(address)/2;else address=address+1;dout3=mem(address)
20、;end if;名师资料总结-精品资料欢迎下载-名师精心整理-第 23 页，共 29 页 -课程设计说明书24 end if;end if;end process;end bhv;按键输入识别模块library ieee;use ieee.std_logic_1164.all;entity aa is port(clk:in std_logic;btn:in std_logic_vector(1 downto 0);highh:in std_logic;loww:in std_logic;addr:out integer range 0 to 40);end aa;architecture b
21、hv of aa is signal cnt:integer range 0 to 40:=0;signal button0,button1,button2,button3:std_logic;begin process(highh,loww,clk,button0,button1)begin if clkevent and clk=1 then button0=btn(0);button1=button0;button2=btn(1);button3=button2;if highh=1 then cnt=40;elsif loww=1 then cnt=0;else if button0=
22、0 and button1=1 then if cnt=40 then cnt=0;else 名师资料总结-精品资料欢迎下载-名师精心整理-第 24 页，共 29 页 -课程设计说明书25 cnt=cnt+1;end if;elsif button0=1 and button1=0 then if cnt=40 then cnt=0;else cnt=cnt+1;end if;elsif button2=0 and button3=1 then if cnt=0 then cnt=40;else cnt=cnt-1;end if;elsif button2=1 and button3=0 th
23、en if cnt=0 then cnt=40;else cnt=cnt-1;end if;end if;end if;end if;end process;addr=cnt;end bhv;分频模块library ieee;use ieee.std_logic_1164.all;entity fenpin is port(shu:in integer range 0 to 937;clk:in std_logic;clock:out std_logic);end fenpin;名师资料总结-精品资料欢迎下载-名师精心整理-第 25 页，共 29 页 -课程设计说明书26 architectu
24、re bhv of fenpin is signal num:integer range 0 to 937;signal i:integer range 0 to 937:=0;signal temp:std_logic:=0;begin process(clk,i,temp)begin if clkevent and clk=1 then if i=shu then i=0;temp=not temp;else i=i+1;end if;end if;clockshu=937;wan=ZZZZ;qian=ZZZZ;bai=0001;shi=0000;geshu=172;wan=ZZZZ;qi
25、an=ZZZZ;bai=0101;shi=0000;geshu=93;wan=ZZZZ;qian=0001;bai=0000;shi=0000;geshu=62;wan=ZZZZ;qian=0001;bai=0101;shi=0000;geshu=46;wan=ZZZZ;qian=0010;bai=0000;shi=0000;geshu=37;wan=ZZZZ;qian=0010;bai=0101;shi=0000;geshu=31;wan=ZZZZ;qian=0011;bai=0000;shi=0000;geshu=26;wan=ZZZZ;qian=0011;bai=0101;shi=000
26、0;geshu=24;wan=ZZZZ;qian=0100;bai=0000;shi=0000;geshu=20;wan=ZZZZ;qian=0100;bai=0101;shi=0000;geshu=18;wan=ZZZZ;qian=0101;bai=0000;shi=0000;geshu=16;wan=ZZZZ;qian=0101;bai=0101;shi=0000;geshu=15;wan=ZZZZ;qian=0110;bai=0000;shi=0000;geshu=28;wan=ZZZZ;qian=0110;bai=0101;shi=0000;geshu=13;wan=ZZZZ;qian
27、=0111;bai=0000;shi=0000;geshu=12;wan=ZZZZ;qian=0111;bai=0101;shi=0000;geshu=11;wan=ZZZZ;qian=1000;bai=0000;shi=0000;geshu=11;wan=ZZZZ;qian=1000;bai=0101;shi=0000;geshu=10;wan=ZZZZ;qian=1001;bai=0000;shi=0000;geshu=10;wan=ZZZZ;qian=1001;bai=0101;shi=0000;geshu=9;wan=0001;qian=0000;bai=0000;shi=0000;g
28、eshu=9;wan=0001;qian=0000;bai=0101;shi=0000;geshu=8;wan=0001;qian=0001;bai=0000;shi=0000;geshu=8;wan=0001;qian=0001;bai=0101;shi=0000;geshu=8;wan=0001;qian=0010;bai=0000;shi=0000;geshu=7;wan=0001;qian=0010;bai=0101;shi=0000;geshu=7;wan=0001;qian=0011;bai=0000;shi=0000;geshu=7;wan=0001;qian=0011;bai=
29、0101;shi=0000;geshu=6;wan=0001;qian=0100;bai=0000;shi=0000;geshu=6;wan=0001;qian=0100;bai=0101;shi=0000;geshu=6;wan=0001;qian=0101;bai=0000;shi=0000;geshu=6;wan=0001;qian=0101;bai=0101;shi=0000;geshu=6;wan=0001;qian=0110;bai=0000;shi=0000;geshu=5;wan=0001;qian=0110;bai=0101;shi=0000;geshu=5;wan=0001
30、;qian=0111;bai=0000;shi=0000;geshu=5;wan=0001;qian=0111;bai=0101;shi=0000;geshu=5;wan=0001;qian=1000;bai=0000;shi=0000;geshu=5;wan=0001;qian=1000;bai=0101;shi=0000;geshu=4;wan=0001;qian=1001;bai=0000;shi=0000;geshu=4;wan=0001;qian=1001;bai=0101;shi=0000;geshu=4;wan=0010;qian=0000;bai=0000;shi=0000;g
31、e=0000;end case;end process;end bhv;复用器library ieee;use ieee.std_logic_1164.all;entity mux4 is port(boxing:in std_logic_vector(1 downto 0);dout1,dout2,dout3,dout4:in integer range 0 to 255;wave:out integer range 0 to 255);end mux4;architecture bhv of mux4 is begin with boxing select wave=dout1 when 00,dout2 when 01,dout3 when 10,dout4 when 11,null when others;end bhv;名师资料总结-精品资料欢迎下载-名师精心整理-第 29 页，共 29 页 -