《《EDA技术基础》复习资料(48页).doc》由会员分享，可在线阅读，更多相关《《EDA技术基础》复习资料(48页).doc（49页珍藏版）》请在taowenge.com淘文阁网|工程机械CAD图纸|机械工程制图|CAD装配图下载|SolidWorks_CaTia_CAD_UG_PROE_设计图分享下载上搜索。
1、-EDA复习资料EDA技术基础题库及参考答案（试用版）目 录一、填空题1二、单选题5三、简答题10四、应用题11五、上机实验题15第 48 页-一、填空题1 现代电子技术经历了 CAD 、 CAE 和 EDA 三个主要的发展阶段。2 EDA技术包括 大规模可编程器件 、 硬件描述语言HDL 、 EDA工具软件 和 实验开发系统 四大要素。3 EDA的设计输入主要包括 文本输入方式 、 图形输入方式 和 波形输入方式 三种形式。4 目前已经成为IEEE标准、应用最为广泛的硬件描述语言有 VHDL 和 Verilog HDL 。仿真是一种对所设计电路进行间接检测的方法，包括_ 功能 仿真和_ 时序
2、 仿真。5 层次化设计是将一个大的设计项目分解为若干个子项目或若干个层次来完成的。先从底层的电路设计开始，然后在_高层次_的设计中逐级调用 低层次 的设计结果，直至实现系统电路的设计。6 用HDL设计的电路，既可以被高层次的系统调用，成为系统的一部分，也可以作为一个电路的功能块 独立存在 和 独立运行_。7 可编程逻辑器件从结构上可分为乘积项结构器件 和查找表结构器件 。8 PLD（FPGA、CLPD）种类繁多，特点各异。共同之处包括的三大部分是逻辑块阵列、输入/输出块和互连资源。9 FPGA两类配置下载方式是主动配置方式 和被动配置方式 。10 Quartus II是EDA器件制造商lter
3、a公司自己开发的_EDA工具_软件。11 Quartus II工具软件安装成功后、第一次运行前，还必 授权 。12 Quartus II支持 原理图 、_文本 和 波形 等不同的编辑方式。13 在Quartus II集成环境下，设计文件不能直接保存在计算机磁盘根目录中，因此设计者在进入设计之前，应当在磁盘根目录中建立保存设计文件的 工程目录（文件夹） 。14 在Quartus II集成环境下执行原理图输入设计法，应选择_模块/原理图文件(Block Diagram/Schematic File )._方法，设计文件的扩展名是_ .bdf_。15 无论何种设计环境，VHDL设计文件都_ .vhd
4、_的扩展名保存，而Verilog HDL设计文件应以_ .v_的扩展名保存。16 设计文件输入结束后一定要通过 编译（Compiler） ，检查设计文件是否正确。17 在Quartus II集成环境下可以执行 Create Default Symbol 命令，为设计文件创建一个元件符号。这个元件符号的扩展名为 .bsf_，它可以被其他图形设计文件 调用 ，以实现多层次的系统电路设计。18 指定设计电路的输入输出端口与目标芯片引脚的连接关系的过程称为_引脚锁定_。19 Quartus II中波形文件的扩展名是_ .vwf_。20 在完成设计电路的输入输出端口与目标芯片引脚的锁定后，再次对设计电路
5、的仿真称为_时序仿真_或_后仿真_。21 以EDA方式实现的电路设计文件，最终可以编程下载到_ FPGA_ _或_ CPLD _芯片中，完成硬件设计和验证。22 在对设计文件编程下载时，需要选择的ByteBlaster(MV)编程方式，此编程方式对应计算机的 _并行口 编程下载通道，“MV”是 混合电压 的意思。23 一般将一个完整的VHDL程序称为 设计实体 。24 VHDL设计实体由 库和程序包 、 实体 、 结构体 、和 配置 等部分构成。其中 _实体 和 结构体 是设计实体的基本组成部分，它们可以构成最基本的VHDL程序。25 VHDL的设计实体由 实体声明 部分和 结构体 组成。26
6、 VHDL的实体声明部分指定了设计单元的 输入/输出端口 或 引脚 ，它是设计实体对外的一个通信界面，是外界可以看到的部分；VHDL的结构体用来描述设计实体的 逻辑结构 和 _逻辑功能 ，它由VHDL语句构成，是外界看不到的部分。27 VHDL的普通标识符（或称“短标识符”）必须以 字母开头 ，后跟若干字母、数字或单个下划线构成，且不能以 下划线 结束。 28 在VHDL中最常用的库是 IEEE 标准库，最常用的程序包是_ （STD_LOGIC_1164）_。29 在VHDL的端口声明语句中，端口方向关键字包括_ IN _、_OUT _、_INOUT _和 _BUFFER 。30 在VHDL程
7、序中，单个字符要用 单引号 括起来，字符串要用 双引号 括起来。31 VHDL的数据对象包括 变量 、 常量 和 信号 ，它们是用来存放各种类型数据的容器。32 常数是程序中 恒定不变 的值，一般在 程序前部 声明，在VHDL中用 CONSTANT_ 语句定义。33 VHDL的变量(VARIABLE)是一个 局部量 ，只能在进程、函数和过程中声明和使用。34 VHDL的信号(SIGNAL)是一种数值容器，不仅可以容纳 当前值 ，也可以保持 历史值 。35 VHDL的操作符包括_逻辑操作符_（Logic Operator）_、_关系操作符（Relational Operator）_、_算术操作符
8、（Arithmetic Operator）_和_ 符号操作符（Sign Operator） 。36 在VHDL中，预定义的 属性标识符 可用于检出时钟边沿、完成定时检查、获得未约束的数据类型的范围等。37 HDL的基本描述语句包括_ 顺序语句（Sequential Statements）_和 并行语句（Concurrent Statements）_。38 VHDL的顺序语句只能出现在 进程（PROCESS） 、 过程_(PROCEDURE)_和 函数(FUNCTION)_中，是按程序书写的顺序自上而下、一条一条地执行。39 VHDL的PROCESS语句是由 顺序语句 组成的，但其本身却是 并行
9、语句 。40 VHDL的并行信号赋值语句的赋值目标必须都是_信号_。41 VHDL的子程序有_过程（PROCEDURE）_和_函数(FUNCTION)_两种类型。42 元件例化是将预先设计好的设计实体或设计模块作为一个_元件_，连接到当前设计实体或设计模块中一个指定的_端口_。43 VHDL的程序包是用VHDL语言编写的，其源程序也需要以_vhd_文件类型保存。44 元件例化时端口映射方式分为_位置_映射法、_ 名称_映射法和_ 混合_映射法3种。45 注释VHDL设计实体：LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL； - 库、程序包 声明ENTITY H
10、_ADDER ISPORT(A，B：IN STD_LOGIC；SO ，CO：OUT STD_LOGIC)； - 实体 声明END ENTITY H_ADDER； ARCHITECTURE ART2 OF H_ADDER IS - 结构体 声明BEGINSO=(A OR B) AND (A NAND B)； CO=NOT (A NAND B)；END ARCHITECTURE ART2；46 在Quartus II环境下，要通过执行File菜单下的 Create Update / Create Symbol Files for Current File 命令产生元件符号。47 按结构特点和编程工
11、艺的不同，大规模、高密度PLD器件可分为 CPLD 和 FPGA 两大类。48 采用SRAM结构的可编程器件，在系统断电后编程信息 不保存（消失） 。49 在世界上为数众多的EDA生产厂商中最大的三家是 ALTERA 、_ XILINX _和 _Lattice 。二、单选题1 关于EDA技术的设计流程，下列顺序正确的是 ( A )A 原理图/HDL文本输入功能仿真综合适配编程下载硬件测试B 原理图/HDL文本输入适配综合功能仿真编程下载硬件测试；C 原理图/HDL文本输入功能仿真综合编程下载适配硬件测试；D 原理图/HDL文本输入功能仿真适配编程下载综合硬件测试2 对利用原理图输入设计方法进行
12、数字电路系统设计，下面说法是不正确的（C）A 原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计；B 原理图输入设计方法一般是一种自底向上的设计方法；C 原理图输入设计方法无法对电路进行功能描述；D 原理图输入设计方法也可进行层次化设计。3 下列对CPLD结构与工作原理的描述中，正确的是（C）A CPLD是基于查找表结构的可编程逻辑器件；B CPLD即是现场可编程逻辑器件的英文简称；C 早期的CPLD是从GAL的结构扩展而来；D 在Altera公司生产的器件中，MAX7000系列属CPLD结构；4 Quartus II的设计文件不能直接保存在（ B ）。A 系统默认路径 B 硬盘根
13、目录 C 项目文件夹 D 用户自定义工程目录5 执行Quartus II的（ A ）命令，可以为设计电路建立一个元件符号。A Create Update / Create Symbol Files for Current File B Simulator C Compiler D Timing Analyzer6 在下列器件中，不属于PLD的器件是（C ）。A PROM B PAL C SRAM D PLA7 在PLD中陈列图如下所示，其逻辑表达式为（B）F=A+B+CF=A+CF=ACF=ABCD8 使用Quartus II工具软件建立仿真文件，应采用（D）方式图形编辑文本编辑符号编辑波形编
14、辑9 建立设计项目的菜单是（C）“File”“New ”“Project”“New Project Wizard”“File”“New Project Wizard”10 在plus工具软件中，包括门电路、触发器、电源、输入、输出等元件的元件库是（C）文件夹maxplus2max2libmf Bquartuslibrarymega_lpmCquartuslibraryprimitives Dmyedamygdf11 在Quartus II工具软件中，完成编译网表提取、数据库建立、逻辑综合、逻辑分割、适配、延时网表提取和编程文件汇编等打操作，并检查设计文件是否正确的过程称为（B）编辑编译综合编程
15、12 在Quartus II集成环境下为图形文件产生一个元件符号的主要用途是（D）仿真编译综合被高层次电路设计调用13 仿真是对电路设计的一种（B）检测方法直接的间接的同步的异步的14 执行Quartus II的（B）命令，可以对设计电路进行功能仿真或者时序仿真Create Default Symbol BStart SimulationCompiler DTiming Analyzer 15 Quartus II的波形文件类型是（A） . vwf . gdf . vhd . v16 Quartus II的图形设计文件类型是（B） . scf . bdf . vhd . v17 Quartus
16、 II是（C）高级语言硬件描述语言EDA工具软件综合软件18 使用Quartus II工具软件实现原理图设计输入，应采用（A）方式模块/原理图文件文本编辑符号编辑波形编辑19 使用Quartus II的图形编辑方式输入的电路原理图文件必须通过（B）才能进行仿真验证编辑编译综合编程20 Quartus II的波形文件当中设置仿真时间的命令是（B） AEdit/End Time B。Edit/ Time Bar C. View/End Time D. Edit/Insert Node or Bus21 一个能为VHDL综合器接受，并能作为一个独立的设计单元的完整的VHDL程序称为（C）设计输入设计
17、输出设计实体设计结构22 VHDL的设计实体可以被高层次的系统（D），成为系统的一部分输入输出仿真调用23 VHDL常用的库是（A）标准库IEEE BSTD WORK PACKAGE24 在VHDL的端口声明语句中，用（A）声明端口为输入方向IN BOUT INOUT BUFFER25 在VHDL的端口声明语句中，用（B）声明端口为输出方向IN BOUT INOUT BUFFER26 在VHDL的端口声明语句中，用（C）声明端口为双向方向IN BOUT INOUT BUFFER27 在VHDL的端口声明语句中，用（D）声明端口为具有读功能的输出方向IN BOUT INOUT BUFFER28
18、在VHDL标识符命名规则中，以（A）开头的标识符是正确的字母数字汉字下划线29 在下列标识符中，（ C ）是VHDL合法标识符4h_adde Bh_adde4_ h_adder_4 _h_adde30 在下列标识符中，（ A ）是VHDL错误的标识符4h_adde Bh_adde4 h_adder_4 h_adde31 在VHDL中，（D）不能将信息带出对它定义的当前设计单元信号常量数据变量32 在VHDL中，（D）的数据传输是立即发生的，不存在任何延时的行为信号常量数据变量33 在VHDL中，（A）的数据传输不是立即发生的，目标信号的赋值是需要一定延时时间信号常量数据变量34 VHDL程序中
19、的中间信号必须在_中定义，变量必须在_中定义（ B ）实体 进程 B结构体 进程 进程 进程 结构体 结构体35 在VHDL中，目标变量的赋值符号是（C）：36 在VHDL中，目标信号的赋值符号是（D）：37 在VHDL中，用语句（B）表示检测clock的上升沿clockEVENT BclockEVENT AND clock=1Cclock=1 DclockEVENT AND clock=038 在VHDL中，用语句（D）表示检测clock的下降沿clockEVENT BclockEVENT AND clock=1Cclock=1 DclockEVENT AND clock=039 在VHDL
20、中，IF语句中至少应有个条件句，条件句必须由（C）表达式构成BIT BSTD_LOGIC CBOOLEAN 任意40 在VHDL的CASE语句中，条件句中的“”不是操作符，它只相当于（B）的作用AIF BTHEN AND OR41 在VHDL的FOR_LOOP语句中的循环变量是一个临时变量，属于LOO语句的局部变量，（B）事先声明必须不必其类型要其属性要42 在VHDL中，语句“FOR n IN 0 TO 7 LOOP”定义循环次数为（A）次43 在VHDL中，含WAIT语句进程PROCESS的括弧中后（B）加敏感信号，否则是非法的可以不能任意只能44 在VHDL的并行语句之前，可以用（C）来
21、传送往来信息变量变量和信号信号常量45 在VHDL中，PROCESS结构是由（A）语句组成的顺序顺序和并行并行任何46 在VHDL的进程语句格式中，敏感信号表列出的应当是设计电路的（A）信号输入输入和输出输出时钟47 在VHDL中，条件信号赋值语句WHEN_ELSE属于（C）语句并行兼顺序顺序并行任意48 在元件例化（COMPONENT）语句中，用（D）符号实现名称映射，将例化元件端口声明语句中的信号名与PORT MAP（）中的信号名关联起来：49 VHDL的WORK库是用户设计的现行工作库，用于存放（A）用户自己设计的工程项目公共程序共享数据图形文件50 在VHDL中，为了使已声明的数据类型
22、、子程序、元件能被其他设计实体调用或共享，可以把它们汇集在（D）中设计实体程序库结构体程序包51 把上边的英文缩略语和下边的中文意思对应起来。（1）EDA （2）FPGA （3）SOC （4）CPLD （5）ASIC （6）SRAM （7）ISP （8）VHDL （9）BST （10）IEEE a片上系统 b复杂可编程逻辑器件c现场可编程门阵列 d静态随机存取存储器e在系统可编程 f超高速硬件描述语言g边界扫描测试技术 h美国电子工程师协会i电子设计自动化 j专用集成电52 不完整的IF语句，其综合结果可实现_A_。A. 时序逻辑电路 B. 组合逻辑电路C. 双向电路 D. 三态控制电路53
23、完整的IF语句，其综合结果可实现_B_。A. 时序逻辑电路 B. 组合逻辑电路C. 双向电路 D. 三态控制电路54 进程中的信号赋值语句，其信号更新是_C_。A按顺序完成； B比变量更快完成；C在进程的最后完成； D都不对。55 一个项目的输入输出端口是定义在 A。A. 实体中 B. 结构体中C. 任何位置 D. 进程体56. 描述项目具有逻辑功能的是B 。A. 实体 B. 结构体C. 配置 D. 进程57. 关键字ARCHITECTURE定义的是A 。A. 结构体 B. 进程C. 实体 D. 配置58. Quartus II中编译VHDL源程序时要求C 。A. 文件名和实体可以不同名 B.
24、 文件名和实体名无关C. 文件名和实体名要相同 D. 不确定59. 1987标准的VHDL语言对大小写是D 。A. 敏感的 B. 只能用小写C. 只能用大写 D. 不敏感60. 关于1987标准的VHDL语言中，标识符描述正确的是A 。A. 必须以英文字母开头 B. 可以使用汉字开头C. 可以使用数字开头 D. 任何字符都可以61. 符合1987VHDL标准的标识符是A 。A. a_2_3 B. a_2 C. 2_2_a D. 2a62. 不符合1987VHDL标准的标识符是C 。A. a_1_in B. a_in_2 C. 2_a D. asd_163. 变量和信号的描述正确的是A 。A.
25、变量赋值号是:= B. 信号赋值号是:=C. 变量赋值号是set project to current file BAssignments Assignments EditorC assignpin/location chip D filecreate default symbol87. 下列关于信号的说法不正确的是 D 。A . 信号代表物理设计中的某一条硬件连接线。 B. 信号的端口模式不必定义，它的数据既可以流进，也可以流出。C. 在同一进程中，对一个信号多次赋值，其结果只有第一次赋值起作用。D. 在进程和子程序中不但能使用信号，而且能说明信号。88. 下面哪一个可以用作VHDL中的合法
26、的实体名D 。A. OR B. VARIABLE C. SIGNAL D. OUT189. 下列关于变量的说法正确的是A 。A. 变量是一个局部量，它只能在进程和子程序中使用。B. 变量的赋值不是立即发生的，它需要有一个延时。C. 在进程的敏感信号表中，既可以使用信号，也可以使用变量。D. 变量赋值的一般表达式为：目标变量名NULL；语句。C. CASE语句中的选择值只能出现一次，且不允许有相同的选择值的条件语句出现 。D. CASE语句执行必须选中，且只能选中所列条件语句中的一条。91.在Quartus II集成环境下为图形文件产生一个元件符号的主要作用是D 。A. 综合 B. 编译 C.
27、仿真 D.被高层次电路设计调用92VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述 B。A器件外部特性B器件的内部功能C器件的综合约束E 器件外部特性与内部功能93下列标识符中，B 是不合法的标识符。A. State0 B. 9moon C. Not_Ack_0 D. signall94在VHDL中，IF语句中至少应有1个条件句，条件句必须由 C 表达式构成。A. BIT B. STD_LOGIC C. BOOLEAN D. INTEGER95. 在VHDL中D 不能将信息带出对它定义的当前设计单元。A. 信号 B. 常量 C. 数据 D. 变量96
28、.在VHDL中，为定义的信号赋初值，应该使用 C 符号。A. =： B. = C. ：= D. =97.在VHDL中，一个设计实体可以拥有一个或多个BA. 设计实体 B. 结构体 C. 输入 D. 输出98. 在VHDL的IEEE标准库中，预定义的标准逻辑位STD_LOGIC的数据类型中是用 B表示的。A 小写字母和数字 B. 大写字母数字 C. 大或小写字母和数字 D. 全部是数字99. 在VHDL的IEEE标准库中，预定义的标准逻辑数据STD_LOGIC有 C 种逻辑值。A 2 B. 3 C. 9 D. 8100. 下列状态机的状态编码，_A_方式有“输出速度快、难以有效控制非法状态出现”这个特点。A状态位直接输出型编码 B一位热码编码 C顺序编码 D格雷编码三、简答题1、下图为PROM的PLD阵列图，试写出输出F1和F0表达式。 解2、试简述CPLD和FPGA的结构。答：CPLD：内部互连结构由固定长度的连线资源组成，布线的延迟确定，属确定型结构。逻辑单元主要由“与或阵列”构成，即乘积项结构。该结构来自于典型的PAL、GAL器件的结构。采用EEPROM工艺。FPGA：内部互连结构由多种长度不同的连线资源组成，每次布线的延迟可不同，属统计型结构。逻辑单元主体为由静态存储器（SRAM）构成的函数发生器，即查找表。通过查找表可实现逻辑函数功能。用SRAM工艺