《计算机设计与实践课程教学大纲.doc》由会员分享，可在线阅读，更多相关《计算机设计与实践课程教学大纲.doc（8页珍藏版）》请在taowenge.com淘文阁网|工程机械CAD图纸|机械工程制图|CAD装配图下载|SolidWorks_CaTia_CAD_UG_PROE_设计图分享下载上搜索。
1、?计算机设计与实践?实验课程教学大纲Design and Practice on Computer课程编码：DZ240122 适用专业：集成电路设计与集成系统先修课程：计算机组成与设计 学 分 数：4总学时数：64 实验上机学时：64考核方式：系考执 笔 者：刘有耀 编写日期：2021-7-6 一、课程性质与任务本课程主要是通过实验来进一步稳固与扩大计算机组成与设计课程所学的内容，为设计计算机系统打下坚实的根底。通过实验深入理解MIPS指令系统，进一步熟悉DE2-70开发平台，较熟练地掌握Quartus使用方法与技巧，提高运用Verilog HDL语言来设计硬件系统的能力，掌握MIPS存放器组
2、、运算器、桶形移位器、状态机、组合逻辑控制器的设计方法，掌握单周期MIPS CPU根本设计方法。理解MIPS CPU与编译器、操作系统的关系。二、实验教学内容及要求主要内容：本实验课程通过对CPU中的运算单元、存放器组、控制单元电路的设计，然后设计实现单周期CPU，最后设计存储器、总线控制器。根本要求：通过可实验课程学生加深对CPU构造与功能的理解，并锻炼设计实现CPU的根本能力，为SoC设计打下根底。重点：单周期CPU与多周期CPU设计、微程序控制器设计。难点：单周期与多周期ALU控制器设计、微程序控制器状态机设计。实验一：存放器组设计主要内容：根据实验原理框图完成一个由32个存放器组成的字
3、长为32位的存放器组设计，并在Quartus II上模拟实现。根据实验原理框图完成一个由16个存放器组成的字长为4位的存放器组设计，并在Altera DE2-70开发板实现。根本要求：通过此实验使学生了解存放器组工作原理，学会用FPGA实现存放器组电路，掌握存放器组在CPU中的工作原理。重点：CPU中存放器组工作原理。难点：存放器组控制电路设计。实验二：静态随机存储器设计主要内容：用Verilog HDL 语言来编写实现一种静态随机存储器器，并在Altera DE2-70开发板实现。根本要求：通过此实验使学生理解静态随机存储器工作原理，学会用FPGA实现静态随机存储器电路，掌握静态随机存储器的
4、工作原理及其电路设计。重点：理解整数乘法器工作原理。难点：整数乘法器的设计。实验三：32位桶形移位器设计主要内容：设用Verilog HDL语言来描述32位桶形移位器设计，在Quartus II上实现模拟仿真，并在Altera DE2-70开发板实现8位的桶形移位器，使其能够正常工作。根本要求：通过此实验使学生理解桶形移位器工作原理，学会用FPGA实现桶形移位器电路，掌握桶形移位器的工作原理及其电路设计。重点：桶形移位器的工作原理。 难点：桶形移位器的电路设计。实验四：总线控制器设计主要内容：用Verilog HDL 语言来编写实现一种总线控制器，并在Altera DE2-70开发板实现。根本
5、要求：通过此实验使学生理解总线控制器工作原理，学会用FPGA实现总线控制器电路，掌握总线控制器的工作原理及其电路设计。重点：理解整数乘法器工作原理。难点：整数乘法器的设计。实验五：整数的乘法运算部件主要内容：用Verilog HDL 语言来编写实现一种32 位整数乘法器，并在Altera DE2-70开发板实现。根本要求：通过此实验使学生理解整数乘法器工作原理，学会用FPGA实现整数乘法器电路，掌握整数乘法器的工作原理及其电路设计。重点：理解整数乘法器工作原理。难点：整数乘法器的设计。实验六：算术逻辑单元设计主要内容：设计ALU电路，用Verilog HDL语言描述32位的ALU的电路设计，并
6、在Altera DE2-70开发板实现ALU，使其能够支持根本的指令。根本要求：通过此实验使学生理解ALU工作原理，学会用FPGA实现ALU，掌握ALU的工作原理及其电路设计。重点：ALU根本工作原理。难点：ALU电路设计。实验七：单时钟周期CPU的设计主要内容：用Verilog HDL语言来描述单周期CPU设计，能够完成规定的指令，并在Altera DE2-70开发板实现。根本要求：通过此实验使学生理解单周期CPU工作原理，学会用FPGA实现单周期CPU电路，掌握单周期CPU的工作原理及其电路设计。重点：单周期CPU的工作原理。难点：单周期CPU的控制通路与数据通路设计。实验八：多时钟周期C
7、PU的设计主要内容：用Verilog HDL语言来描述多周期CPU设计，能够完成规定的指令，并在Altera DE2-70开发板实现。根本要求：通过此实验使学生理解多周期CPU工作原理，学会用FPGA实现单周期CPU电路，掌握多周期CPU的工作原理及其电路设计。重点：多时钟周期CPU 的工作原理与逻辑功能实现。难点：单周期CPU的控制通路与数据通路设计。实验九：微程序控制器设计主要内容：设计微程序控制器电路，用Verilog HDL语言描述微程序控制器的电路设计，并在Altera DE2-70开发板实现，使其能够支持根本的指令。根本要求：通过此实验使学生理解微程序控制器的工作原理，学会用FPG
8、A实现微程序控制器，掌握微程序控制器的工作原理及其电路设计。重点：微程序控制器工作原理。难点：微程序控制器电路设计。三、各教学环节的学时分配工程章节主要内容学时分配讲课习题课实验上机合计第一章存放器组设计145第二章静态随机存储器设计145第三章32位桶形移位器设计123第四章总线控制器设计123第五章整数的乘法运算部件246第六章算术逻辑单元设计268第七章单时钟周期CPU的设计21214第八章*多时钟周期CPU的设计21820第九章*微程序控制器设计21820合计145064四、实验局部教学内容与要求：含课内实验的课程填写本局部1、实验工程及学时分配其中：演示性实验 0 %，验证性实验 0
9、 %，设计性实验 47 %，综合性实验 53 %序号实验工程名称实验内容及要求学时实验类型演示验证设计综合1实验一：存放器组设计根据实验原理框图完成一个由m个存放器组成的字长为2n位的存放器组的设计，并在Altera DE2-70开发板实现。52实验二：静态随机存储器设计用Verilog HDL 语言来编写实现一种静态随机存储器器，并在Altera DE2-70开发板实现。53实验三：32位桶形移位器设计用Verilog HDL语言来描述32位桶形移位器设计，在Quartus II上实现模拟仿真，并在Altera DE2-70开发板实现8位的桶形移位器，使其能够正常工作。34实验四：总线控制器
10、设计用Verilog HDL 语言来编写实现一种总线控制器，并在Altera DE2-70开发板实现。35实验五：整数的乘法运算部件用Verilog HDL 语言来编写实现一种32 位整数乘法器，并在Altera DE2-70开发板实现。66实验六：算术逻辑单元设计设计ALU电路，用Verilog HDL语言描述32位的ALU电路设计，并在Altera DE2-70开发板实现ALU，使其能够支持根本的指令。87实验七：单时钟周期CPU的设计用Verilog HDL语言来描述单周期CPU设计，能够完成规定的指令，并在Altera DE2-70开发板实现。148*实验八：多时钟周期CPU的设计用V
11、erilog HDL语言来描述多周期CPU设计，能够完成规定的指令，并在Altera DE2-70开发板实现。209*实验九：微程序控制器设计设计微程序控制器电路，用Verilog HDL语言描述微程序控制器的电路设计，并在Altera DE2-70开发板实现，使其能够支持根本的指令。20合计643034比例100%46.88%53.12%注：带“*的实验八与实验九二选一。2、实验所需设备及材料序号实验工程名称每组人数每组需要的主要仪器设备每组需要的主要实验材料设备名称数量材料名称数量性质1所有实验1FPGA开发板35/EDA软件35/PC机1/五、本课程与其它课程的联系本课程先修课：计算机组成与设计、FPGA课程设计本课程后续课：微处理器设计课程设计、基于FPGA的嵌入式系统设计六、建议教材及参考资料建议教材：1 蒋丽华.基于EDA技术的单周期CPU设计与实现计算机组成原理实践参考资料：1杨军.基于Quartus II的计算机组成与体系构造综合实验教程2张泽生. 计算机组成原理实验教程. 待出.第 7 页