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1、7.1 概述7.2 基于触发器时序电路的分析7.3 基于触发器时序电路的设计7.4 集成计数器7.5 集成移位寄存器7.6 基于MSI 时序逻辑电路的分析7.7 基于MSI 时序逻辑电路的设计 时序逻辑电路：在任何时刻，逻辑电路的输出状态不仅取决于该时刻电路的输入状态，而且与电路原来的状态有关。 时序逻辑电路的一般结构框图如图7.1.1。图7.1.1 时序逻辑电路的一般结构框图组合逻辑电 路存 贮电 路x1 xiw1 wk z1 zjq1 ql 信号间的逻辑关系可以用三个向量方程来表示。输出方程： Z( tn ) = FX(tn),Q(tn)状态方程： Q(tn+1) = GW(tn),Q(t
2、n) 驱动方程： W( tn ) = HX(tn),Q(tn)式中tn和tn+1表示相邻的两个离散时间。 时序逻辑电路中的基本单元是触发器。基于触发器时序逻辑电路的分析是时序逻辑电路分析的基础。 7.2.1 分析方法7.2.2 同步时序电路的分析7.2.3 异步时序电路的分析逻辑电路图驱动方程输出方程状态方程逻辑功能状态转换表状态转换图时序图图7.2.1时序电路分析流程图例7.2.1 分析如图7.2.2所示时序电路的逻辑功能 图7.2.2 例7.2.1逻辑电路图Q0Q1Q2CP&ZFF0FF1FF211T C1&1T C11T C1(1)写三个状态方程驱动方程：01T 10TQ210TQQ10
3、0nnQQ111010nnnnnQQ QQ Q122102021nnnnnnnnQQ Q QQ QQ Q状态方程：输出方程：210ZQ QQ(2) 状态转换表、状态转换图和时序图 状态转换表0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 112345678CP表7.2.1 例7.2.1状态转换表nnn210Q Q Qn+1n+1n+1210QQQ0 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 0 状态转换图000/0/0/0图7.2.1 例7.2.1状态转换图/1/0nnn210Q Q Q001010011111110101100/0
4、/0/0X/Z(3) 说明电路的逻辑功能 同步8进制加法计数器 时序图表7.2.1 例7.2.1时序图CP0Q1Q2QZ例7.2.2 图7.2.4为一异步时序电路逻辑图，试分析该电路的逻辑功能。 图7.2.4 例7.2.2逻辑电路图Q0Q1Q2CP&FF0FF1FF211111J C11K1J C11K1J C11K (1) 写方程式写出触发器驱动方程和时钟方程J0= ， K0=1， CP0 = CPJ1= K1=1， CP1 = Q0J2= Q1Q0， K2=1， CP2 = CP 2Q.状态方程 (CP0) (CP1) (CP2)n 1n11QQ2n+1nn00QQ Q2n 1nnn210
5、QQ Q Q(2) 列出状态转换真值表、画出状态转换图和波形图 状态转换真值表0 0 00 0 10 1 00 1 11 0 001234CP表7.2.3 例7.2.2状态转换表nnn210Q Q Qn+1n+1n+1210QQQ0 0 10 1 00 1 11 0 00 0 0210CP CP CP000001010011100(a) 状态转换图CPQ0Q1Q2(b) 工作波形图画波形图 画出状态转换图(3) 说明电路的逻辑功能 5进制异步计数器7.3.1 设计步骤7.3.2 同步时序电路的设计7.3.3 异步时序电路的设计图7.3.1 时序电路设计流程图设计设计要求要求状态转状态转换图换图
6、选触发器选触发器状态分配状态分配状态转换表状态转换表状态方程状态方程输出方程输出方程驱动方程驱动方程逻辑逻辑电路图电路图检查检查自启动自启动例7.3.1 用下降沿触发的JK触发器设计同步8421码的十进制加法计数器 根据设计要求，作出状态转换图。 S0图7.3.2 例7.3.1状态转换图S1S2S3S4S5S6S7S8S9 选择触发器的类型、个数以及进行状态分配选择触发器的类型、个数以及进行状态分配 选择所用触发器的类型和个数选择所用触发器的类型和个数 题已指定JK触发器。本例中，因为状态数N=10，所以触发器个数n = 4。 状态分配状态分配 状态分配采用8421 BCD码。有S0 = 00
7、00，S1 = 0001，S9 = 1001。10101111六个状态可作为任意项处理。CP123456789100 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 1 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 0 0 0 0表7.3.1 例7.3.1的状态转换表nnnn3210Q Q Q Qn+1n+1n+1n+13210QQQQ 列出状态转换表列出状态转换表(3) 求出求出3个向量方程个向量方程 画次态卡
8、诺图如图画次态卡诺图如图7.3.3所示所示00 01 11 1001X001X010XX01XX0001111000 01 11 1000X011X000XX11XX0001111000 01 11 10图7.3.3 例7.3.1次态卡诺图10nnQ Q32nnQ Q11X100X000XX11XX0001111000 01 11 10n+10Q10nnQ Q32nnQ Q10nnQ Q32nnQ Q10nnQ Q00X100X001XX00XX0001111032nnQ Qn+11Qn+12Qn+13Q122021210nnnnnnnnQQ QQ QQ Q Q 与与JK触发器特性方程比较可得
9、触发器特性方程比较可得FF2的驱动方程的驱动方程J3 = Q2Q1Q0 K3 = Q0J1 =Q3Q0 K1 = Q0J0 = 1， K0 =1210210nnnnnnQ QQQ Q Q210JQ Q20110KQQQ Q同理可得其它驱动方程CP1J C11KRDQ01图7.3.4例7.3.1逻辑逻辑电路图FF0& 1J C11KRDFF1& 1J C1& 1KRD& 1J C11KRDQ1FF2Q2Q3dR(4) 由驱动方程画出逻辑电路图由驱动方程画出逻辑电路图图7.3.5 例7.3.1完整的状态转换图Q3Q2Q1Q00000101011101011110111001111000100100
10、011010001010110011110001001(5) 检查电路的自起动能力 例：用JK触发器设计一串行序列检测器，当检测到110序列时，电路输出为1。解： 1. 1. 画出原始状态转换图输入序列X：0 1 1 0 0输出相应Y： 0 0 0 1 0 状 态： S0 S1 S2 S3 S0(1).确定原始状态数及其意义(2).(2).画原始状态图画原始状态图0/01/01/00/11/01/00/0S0S1S2S30/02. 状态简化状态简化等价状态可以合并为一个状态。3. 状态编码状态编码000111S0S1S2选JK触发器，n2；Q1Q0 - 两个触发器状态。0/01/01/01/0
11、S0S1S20/00/1XQ1nQ0n0 00 10 11 100/001/000/011/000/111/04. 列出状态转换表列出状态转换表5. 求状态方程和输出方程求状态方程和输出方程作次态卡诺图作次态卡诺图 00 01 11 1001XQn1 Qn0Q1n+1 00 01 11 1001XQn1 Qn0Q0n+1 00 01 11 1001XQn1 Qn0Y 0 0 0 0 1 1 0 0 0 1 1 1 0 0 0 0 0 1 由次态卡诺图求得由次态卡诺图求得11101nnnnQXQ QXQ1000nnnQXQXQn1YXQ6. 求驱动方程求驱动方程对比状态方程和特性方程可得101,
12、nJXQKX00,JX KX7. 画逻辑电路图画逻辑电路图YX1JC11K1J C11KQ0CPQ1&11例7.3.3 试设计异步3位二进制（8进制）加法计数器 解 根据设计要求，可列出态序表如表7.3.5所示。CPQ2 Q1 Q001234567 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1表7.3.5 例7.3.3的态序表Q1T C1T C1T C1Q21CPQ0图7.3.9异步八进制加法计数器(a) 电路图CPQ0Q1Q2图7.3.9异步八进制加法计数器(b) 波形图计数器的功能：计数、分频、定时等；计数器的分类按时钟脉冲的输入方式分类按
13、计数器输出码的规律分类按计数容量 M分类模2n计数器非模2n计数器加法计数器减法计数器可逆计数器同步计数器异步计数器7.4.1 异步集成计数器7.4.2 同步集成计数器7.4.3 任意进制计数器的构成图7.4.1 异步二进制计数器74293逻辑电路图(a)Q1Q2Q3&CP01Q0CP1R01R02FF0FF1FF2FF31T C1RD1T C1RD1T C1RD1T C1RDCP0CP1R01R02工作状态XXXXXX1X0X010X0X置零FF0计数FF0计数FF1FF3计数FF1FF3计数表7.4.2 74293的功能表 当外CP仅送入CP0，由Q0输出，电路为二进制计数器。 当外CP仅
14、送入CP1，由Q3Q2Q1输出，电路为八进制计数器。 当外CP仅送入CP0，而CP1与Q0相连时，电路为16进制计数器。 Q0 Q1 Q2 Q3CP1CP0R01 R02 742931. 同步二进制计数器74161CPCTT CTP工作状态XXX01111X0111X XX X0 XX 01 1置零预制数保持保持计数CRLD表7.4.3 74161的功能表图7.4.3 74161的符号图 D0 D1 D2 D3 CTPCTT CP COLDCR 74161Q0 Q1 Q2 Q3 74163为四位二进制加法计数器，其功能表和符号图如表7.4.4和图7.4.4所示。 D0 D1 D2 D3Q0 Q
15、1 Q2 Q3CTPCTT CPCOLDCR74163图7.4.4 74163的符号图CPCTP CTT工作状态XX01111X0111X XX X0 11 01 1置零预制数保持保持计数CRLD表7.4.4 74163的功能表CPUCPDCR工作状态XX1XX11000X011零预制数加法计数减法计数LD表7.4.5 74193的功能表 74193是双时钟输入四位二进制同步可逆计数器，其逻辑符号见图7.4.5，功能见表7.4.5。CPU是加法计数时钟信号，CPD是减法计数时钟信号， 是清零信号， 是置数控制信号， 是加法进位信号， 为减法借位信号。 CRLDCOBO图题7.4.5 74193
16、的符号图CR LD D0 D1 D2 D3Q0 Q1 Q2 Q3BOCOCPUCPD74193 前面介绍的各种集成计数器多是四位的，只能实现N16的计数，在实际应用中，经常会遇到多片集成计数器的级联使用的情况。下面以74LS161为例，介绍计数器的级联方法 。图7.4.7 多片74161的级联方法D4 D5 D6 D7D0 D1 D2 D3Q4 Q5 Q6 Q7Q0 Q1 Q2 Q31D0 D1 D2 D3Q0 Q1 Q2 Q3CTPCTT CPCOLDCRD0 D1 D2 D3Q0 Q1 Q2 Q3CTPCTT CPCPCOLDDRCOLDCR 目前市售集成计数器产品，在计数体制方面，只做成
17、应用较广的十进制、十六进制、7位二进制、12位二进制、14位二进制等几种产品。在需要其它任意进制计数器时，只能在现有中规模集成计数器基础上，经过外电路的不同连接来实现。 现以M表示已有中规模集成计数器的进制(或模值)，以N表示待实现计数器的进制，介绍实现N进制计数器的方法。若MN，只需一片集成计数器，如果MN，则需多片集成计数器实现。 例7.4.1 用74LS293构成十进制计数器 写出N进制计数器Sn状态的二进制编码 N = 10， Sn = 1010 求反馈逻辑 F = Q3Q1 画逻辑图，如图7.4.8(a)所示。Q0 Q1 Q2 Q3CP0CP1R01 R02 74293CPQ0 Q1
18、 Q2 Q3图7.4.8 74LS293构成十进制计数器(a) 画波形图，如图7.4.8(b)所示。图7.4.8 74LS293构成十进制计数器CPQ0Q1Q2Q3(b) 例7.4.4 试用74LS193设计十进制加法计数器，设计数器的起始状态为0011。 求Sn状态的二进制编码 Sn=S0+NB = 0011+1010 =1101求反馈逻辑 = = 画逻辑图如图7.4.11所示 LD1Q320QQ QCR LD D0 D1 D2 D3Q0 Q1 Q2 Q3BOCOCPUCPD7419301Q0 Q1 Q2 Q3图7.4.1 例7.4.4CP在控制端加入有效的控制信号后，待CP有效沿到来时，使
19、计数器清零或置数的这种控制方式为同步操作。 例7.4.5 用74LS161和74163设计一个十进制加法计数器，要求初始状态为0000 。 写出N进制计数器Sn-1状态的二进编码 Sn-1= S0+N-1B=0000+1001=1001 求反馈逻辑 画逻辑图 30LDQ Q 图7.4.12 十进制加法计数器逻辑图(a) 由74161构成 (b) 由74163构成 D0 D1 D2 D3 CTPCTT CP CO LD CR 74163Q0 Q1 Q2 Q3CP1Q0 Q1 Q2 Q3(b) D0 D1 D2 D3 CTPCTT CP CO LD CR 74161Q0 Q1 Q2 Q3CP1Q0
20、 Q1 Q2 Q3(a) 在异步操作条件下，无论是异步清零法，还是异步置数法，均用Sn状态反馈，且Sn状态为瞬态；而在同步操作条件下，无论是同步清零法还是同步置数法，均用Sn-1状态反馈，无瞬态，Sn-1为有效计数状态。 图7.4.13 同步操作波形图8 9 10CPQ0Q1Q2Q3LD 在图7.4.13中，反馈态Sn-1=1001与其它有效计数状态一样持续一个CP周期，故无瞬态。一般选用同步操作实现反馈控制构成的N进制计数器，可靠性较高 有时为了简化这类设计，常用进位输出信号CO实现反馈置数。解 求预置数S0 = 10-6BCD = 0100 画逻辑图如图7.4.14。 例7.4.6 试用7
21、4160的CO反馈，实现6进制计数器。图7.4.14 例7.4.6图011CR LD D0 D1 D2 D3CPQ0 Q1 Q2 Q3Q0 Q1 Q2 Q3CPCO由于预置数0100是计数循环中的最小数，这种设计方法也称为置最小数法置最小数法。7.5.1 移位寄存器7.5.2 移位寄存器的应用7.5.1 移位寄存器移位寄存器 74164是一个串行输入、并行输出的八位单向移位寄存器，电路符号见图7.5.1。逻辑功能见表7.5.1。 移位寄存器(Shift Register)除了有寄存数码的功能，还具有将数码移位的功能。在移位操作时，每来一个CP脉冲，寄存器里存放的数码依次向左或向右移动一位。CP
22、D0=SASBQ0 Q1Q7 0 0 00 Q1=Q0Q7=Q61 Q1=Q0Q7=Q6CR011表7.5.1 74164功能表01Q7Q6Q5Q4Q3Q2Q1Q0CR CPSASB图7.5.1 74164的符号图 四位双向移位寄存器74194的电路符号和功能表如图7.5.2和表7.5.2所示。图7.5.2 74194的符号图D3D2D1D0Q3Q2Q1Q0CR CPS0S1DSRDSL表7.5.2 74194的功能表 S1 S0工作状态 0 1 1 1 1 x x 0 0 0 1 1 0 1 1 置零 保持 右移 左移并行输入CR1.环形寄存器环形寄存器 将移位寄存器，例如74194最高位的
23、输出Q3直接反馈到串行数据输入DSR，使寄存器工作在右移状态，就可构成4位环形寄存器环形寄存器。如图7.5.3(a)所示。循环的工作波形如图7.5.3(b)所示，状态转换图如图7.5.3(c)所示。这四个状态称为有效状态，其它12个状态都是无效状态，如图7.5.3(d) 所示。电路不能够自启动，一般在启动时，需要在S1端加置初态脉冲，如图7.5.3(a)所示。1000010000010010(c)1 2 3 4 5 6(b)CPQ0Q1Q2Q3 图7.5.3 4位环形计数器(a) 逻辑电路图 (b) 工作波形图 (c) 有效循环 (d) 无效循环000001011111101011000110
24、100100111101111010110111(d)(a)CPS1S011 0 0 01D0 D1 D2 D3DSR CPCRQ0 Q1 Q2 Q3Q3 Q2 Q1 Q0 如果将移位寄存器74LS194的最高位输出Q3取非后再反馈到串行数据输入端DSR，如图7.5.4(a)所示，就可构成4位扭环形寄存器扭环形寄存器它的8个有效循环的工作波形如图7.5.4(b)所示，状态转换图如图7.5.4(c)所示。其余八个是无效循环，如图7.5.4(d)所示。 显然，n位扭环形寄存器可以构成2n进制计数器。0000100000010011(c)1100111001111111101011010100100
25、10110101100100101(d) 图7.5.4 4位扭环形计数器(a)逻辑电路图 (b)工作波形图 (c)有效循环 (d)无效循环(b)CPQ0Q1Q2Q31 2 3 4 5 6 7 8 9011S1S074194(a)CPDSR CPCRQ0 Q1 Q2 Q3Q3 Q2 Q1 Q07.6.1 分析步骤7.6.2 分析举例划分功能块划分功能块逻辑电路图逻辑电路图分析各块功能分析各块功能分析整体功能分析整体功能图 7.6.1 功能块逻辑电路分析流程图 例7.6.1 分析图7.6.2所示电路的逻辑功能。设输出逻辑变量R、Y、G分别为红、黄和绿灯的控制信号，时钟脉冲CP的周期为10s。图7.
26、6.2 例7.6.1图 CTPCTT &11 Y0Y1Y2Y3Y4Y5Y6Y7A0 A1 A2 S1S2S3&RYGCPD0D1D2D3Q0Q1Q2Q3OC74LS161 74LS138 74LS101CP解解 将电路按功能划分成3个功能块电路，计数器，译码器，门电路。 分析各功能块电路的逻辑功能 电路是一片74LS161, 构成了一个8进制计数器。 电路是由一片3-8译码器构成的数据分配器。 3个门电路构成输出译码电路。 分析总体逻辑功能在CP作用下，计数器循环计数，输出信号R持续30S， Y 持续10s， G持续30s， Y持续10s，周而复始。图7.6.3 例7.6.2电路图和CR波形图
27、解 将电路按功能划分成3个功能块电路，是比较器；II是门级组合电路；是双向计数器。 分析各功能块电路的逻辑功能 电路是4位二进制比较器。 电路II是时钟输入控制电路。 双时钟双向计数器74193可以进行可逆计数。 分析逻辑电路的总体逻辑功能电路工作原理如下：设在CR作用下，计数器起始状态为0000。 在每一个CP脉冲到来时，若YAB = 0，计数器加1；若DA DB ，则YA计 数 电 路CP J K延时电路& 译 码 电 路1fxfcRdQ44447777(1)该电路已经是功能框图。(2)分析各逻辑框的功能 。(3)分析总体逻辑功能分析结果：电路为简易频率计电路。各点的工作波形如图7.6.5
28、所示。 CPfXfC图7.6.5 图7.6.3工作波形图1St1QDR 时序逻辑电路功能块设计流程的各步骤与第4章组合逻辑电路功能块设计流程基本相同，不过可以使用的功能块既有组合逻辑功能块，也有时序逻辑功能块7.7.1 时序脉冲发生电路7.7.2 一般时序电路的设计 在设计时序逻辑电路时，经常碰到需要设计时序脉冲发生电路。它大致可分为计数器型和移位寄存器型两类。1. 计数器型脉冲顺序分配器计数器型脉冲顺序分配器 在数字控制系统和计算机中，常需要一种按时间顺序逐个出现的节拍节拍(tact)控制脉冲，以协调各部分的工作。这种能产生节拍脉冲的电路称为脉冲顺序分配器脉冲顺序分配器(pulse sequ
29、ence distributor)。7.7.1时序脉冲发生电路 例7.7.1 试用计数器和译码器设计一个能产生图7.7.1所示的脉冲顺序分配器。图7.7.1 例7.7.1工作波形图 CPP0P1P2P71 2 3 4 5 6 7 8 9解 把电路分成计数器和数据分配器，如图7.7.2(a)； (a) CP 数据分配器3位二进制计数器CPQ0Q1Q2A0A1A2Y0Y1Y2Y3Y4Y5Y6Y7P0P1P2P3P4P5P6P7图7.7.2 计数器型脉冲顺序分配器 选择适当的集成器件，设计各功能块内部的电路； 画出逻辑电路图如图7.7.2(b)所示 。(b) CP111 74LS16174LS138
30、 CPD0D1D2D3CTP CTTQ0Q1Q2Q3OCA0A1A2S0S1S2Y0Y1Y2Y3Y4Y5Y6Y7P0P1P2P3P4P5P6P711111111图7.7.2 计数器型脉冲顺序分配器2. 移位寄存器型时序脉冲发生器 利用移位寄存器可设计时序脉冲发生电路。图7.7.3是由一个4位移位寄存器及一个次态译码器组成的时序脉冲发生电路，可以产生任意次序的四位二进制码。表7.7.1 态序表Q0Q1Q2Q301234561 0 0 01 1 0 01 1 1 01 1 1 10 1 1 10 0 1 10 0 0 1CPCP图7.7.3 时序脉冲发生器框图 输出次态译码电路CpDSRDSLQ0
31、 Q1 Q2 Q3S1S24位移位寄存器位移位寄存器例7.7.2 试设计一时序电路，可产生表7.7.1所示的脉冲序列。解 把电路划分成移位寄存器和次态译码电路，图7.7.3所示。 选择适当的集成器件，设计各功能块内部的电路。01234561 0 0 01 1 0 01 1 1 01 1 1 10 1 1 10 0 1 10 0 0 1表7.7.1 态序表Q0Q1Q2Q3CP移位寄存器可以选择74LS194。分析表7.7.1，只要将DSR根据需要置0或置1，靠数据右移，即可获得给定脉冲序列，DSL的状态对电路并无影响。 画出逻辑电路图以及工作波形图见图7.7.4。 图7.7.4 例7.7.2(a
32、)逻辑电路图 (b)工作波形图 (b)CPQ0Q1Q2Q31 2 3 4 5 6 7 8 9(a)CP&1 0Q0 Q1 Q2 Q3Q0 Q1 Q2 Q3S0 S174194例7.7.3 试用精密单稳电路4538、定时器555、计数器74290、BCD-七段译码器7447和七段数码管等元器件设计一个简易数字电容测量仪，要求测量范围099 nF。解解 分析设计要求 利用精密单稳电路4538，把待测电容C值转换为tW，若取电阻R为100k，则有tW =RC = 0.1C S/F在采样间隔TW时间内，计数器对已知频率脉冲信号进行计数，若选fcp=10KHz，计数器计数结果将是N = fcptW = C /nF根据以上分析，可以画出电路原理框图如图7.7.5所示 本题各框内均是已学过的逻辑电路，这里不再详细讨论。 略图7.7.5 题7.7.3框图7417374173742907429055545387tW744秒脉冲发生器KRVDD7447744744555CP时钟发生器Cx