时序逻辑电路的设计课件.ppt

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1、时序逻辑电路设计时序逻辑电路设计锁存器锁存器触发器触发器时序逻辑电路概述时序逻辑电路概述同步时序逻辑电路的分析同步时序逻辑电路的分析同步时序逻辑电路的设计同步时序逻辑电路的设计常用时序逻辑电路模块常用时序逻辑电路模块基本基本SR锁存器锁存器钟控钟控D锁存器锁存器钟控钟控SR锁存器锁存器介绍介绍3 3种不同结构的触发器种不同结构的触发器本节主要内容本节主要内容锁存器锁存器3一、双稳态电路（一、双稳态电路（Bistate Elements）问题：由于电路没有输入，无法控制或改变它的状态。问题：由于电路没有输入，无法控制或改变它的状态。电路有两个稳定工作状态：电路有两个稳定工作状态：基本基本RSRS

2、锁存器锁存器4二、由或非门构成的基本二、由或非门构成的基本SR锁存器锁存器 电路结构和逻辑符号电路结构和逻辑符号 S、R称称为为触触发发脉脉冲冲输输入入端端，S为为置置位位（Set）端端，R为为复复位位（Reset）端。）端。逻逻辑辑符符号号电电路路图图6 输入和输出的关系表输入和输出的关系表 对于由或非门构成的基本对于由或非门构成的基本SR锁存器采用正脉冲触发。锁存器采用正脉冲触发。已已知知输输入入R、S波波形形图图，试试画画出出 、波波形形图图，设设SR锁锁存存器器的的初初态态为为0。不不 变变0 11 00 0 0 00 11 01 1 S R 001000010010007三、由与非门

3、构成的基本三、由与非门构成的基本SR锁存器锁存器 电路结构和符号电路结构和符号 输入输出关系输入输出关系 1 11 00 1 不不 变变 0 00 11 0 1 1 8四、锁存器的状态四、锁存器的状态 0态、态、1态、非正常态态、非正常态 现态和次态现态和次态 现现态态（Present State）：锁锁存存器器在在接接收收信信号号之之前前所所处处的的状态，用状态，用Qn表示；表示；次次态态（Next State）：锁锁存存器器在在接接收收信信号号之之后后建建立立的的新新的的稳定状态，用稳定状态，用Qn+1表示。表示。称为称为0态，态，称为称为1态，态，或或称为非正常态。称为非正常态。10QQ

4、例例：已已知知输输入入S、R波波形形图图，试试画画出出Q、Q波波形形图图，设设SR锁锁存存器器的的初态为初态为0。当当SR锁锁存存器器输输入入端端同同时时加加1时时，Q和和Q 都都变变成成了了0。当当S、R同时同时由由10时，触发器的输出将会出现由时，触发器的输出将会出现由010反复切换。反复切换。11五、基本五、基本SR锁存器的应用锁存器的应用 作为存储单元，可存储作为存储单元，可存储1位二进制信息。位二进制信息。其它功能触发器的基本组成部分。其它功能触发器的基本组成部分。构成单脉冲发生器构成单脉冲发生器 vO窄脉冲窄脉冲13CP=0：基本：基本SR锁存器输入端均为锁存器输入端均为1，状态保

5、持不变，状态保持不变 电路结构和逻辑符号电路结构和逻辑符号 基本基本SR锁存器锁存器时钟脉冲时钟脉冲CP=1：S、R通过非门作用于基本通过非门作用于基本SR锁存器锁存器钟控钟控RSRS锁存器锁存器15 基本基本SR锁存器与钟控锁存器与钟控SR锁存器的区别锁存器的区别（a）基本）基本SR锁存器输出波形锁存器输出波形（b）钟控）钟控SR锁存器输出波形锁存器输出波形 结结论论：钟钟控控SR触触发发器器只只在在CP高高电电平平期期间间接接收收输输入入信信号号，基基本本SR锁存器任何时候均能接收输入信号。锁存器任何时候均能接收输入信号。161、采用逻辑门构成的钟控采用逻辑门构成的钟控D锁存器锁存器 特性

6、表特性表 D Qn Qn+1 0 0 0 1 1 0 1 1 0011 电路结构和逻辑符号电路结构和逻辑符号 特性方程特性方程 将将S=D，R=D（保保证证了了SR=0）代代入入RS触发器的特性方程得触发器的特性方程得183.钟控钟控D锁存器的动态参数锁存器的动态参数 建立时间（建立时间（Setup Time）tSU数据信号数据信号D在时钟信号在时钟信号CP下降沿到来之前应稳定的最小时间下降沿到来之前应稳定的最小时间 保持时间（保持时间（Hold Time）tH数据信号数据信号D在时钟信号在时钟信号CP下降沿过去以后应稳定的最小时间下降沿过去以后应稳定的最小时间 时钟信号和触发器输出之间的延迟

7、时间时钟信号和触发器输出之间的延迟时间tpHL(CQ)和和tpLH(CQ)相对于相对于CP信号由低电平变为高电平的时刻，信号由低电平变为高电平的时刻，Q的变化将会有的变化将会有一定的延时一定的延时 输入数据信号和触发器输出之间的延迟时间输入数据信号和触发器输出之间的延迟时间tpHL(DQ)和和tpLH(DQ)相对于相对于D的变化，的变化，Q的变化将会有一定的延时的变化将会有一定的延时 194.集成三态输出集成三态输出8D锁存器锁存器74HC573 当当LE=1时，输出时，输出Q跟随输入跟随输入D变化，变化，当当LE=0时，输出时，输出Q保持不变保持不变当当OE=0时，输出高阻态。时，输出高阻态

8、。介绍介绍3种不同结构的触发器种不同结构的触发器维持阻塞触发器维持阻塞触发器主从触发器主从触发器利用传输延迟触发器利用传输延迟触发器本节主要内容本节主要内容介绍介绍5种不同功能的触发器种不同功能的触发器D触发器触发器SR触发器触发器JK触发器触发器T触发器触发器T触发器触发器各类型触发器各类型触发器211.钟控锁存器存在钟控锁存器存在 的空翻现象的空翻现象 在在一一个个CP脉脉冲冲周周期期内内，锁锁存存器器状状态态变变化化多多于于一一次次的的现现象象称称为为空翻空翻。空翻带来两个问题：一是锁存器的抗干扰能力下降；空翻带来两个问题：一是锁存器的抗干扰能力下降；二是限制了锁存器的使用范围。二是限制

9、了锁存器的使用范围。触发器触发器222.为什么钟控锁存器会存在为什么钟控锁存器会存在 空翻现象？空翻现象？主要原因是锁存器对输入信号的敏感时间太长主要原因是锁存器对输入信号的敏感时间太长。触触发发器器采采用用了了不不同同的的电电路路结结构构，只只有有在在CP脉脉冲冲的的上上升升沿沿或或下下降沿时刻接收输入信号降沿时刻接收输入信号 24例：主从例：主从D触发器输触发器输入入CP和和D的波形如图的波形如图所示，试画出输出波所示，试画出输出波形。形。25集成主从集成主从D触发器两种基本结构触发器两种基本结构异步置1端（或称直接置端（或称直接置1端）端）异步置0端（或称直接置端（或称直接置0端）端）0

10、1001026 电路结构和逻辑符号电路结构和逻辑符号 G3、G4、G5、G6构成了构成了D信号的输入通道。信号的输入通道。维持阻塞维持阻塞D D触发器触发器1DC1QQ基本基本SR锁存器锁存器 G1、G2构成了基本构成了基本SR锁存器。锁存器。28 工作原理分析（工作原理分析（设设D=0，当，当CP由由01时时）若若D=0，CP=1时，则时，则Qn+1=D=0，并立即封锁输入通路。，并立即封锁输入通路。01101封锁输封锁输入通路入通路011100输输出出0态态29 工作原理分析（工作原理分析（设设D=1，当，当CP由由01时时）若若D=1，CP=1时，则时，则Qn+1=D=1，并立即封锁输入

11、通路。，并立即封锁输入通路。10011封锁输封锁输入通路入通路001111输输出出1态态31QQ 边边沿沿触触发发器器只只有有CP的的上上升升沿沿或或下下降降沿沿瞬瞬间间才才能能接接受受控控制制输输入入信信号号，改改变变状状态态，因因此此在在一一个个时时钟钟脉脉冲冲下下，触触发发器器最最多多只只能能翻翻转转一一次，从根本上杜绝了空翻的现象。次，从根本上杜绝了空翻的现象。例例2：一一上上升升沿沿触触发发的的D触触发发器器，设设初初态态为为1，试试在在给给定定CP、D下下，画出画出Q和和Q波形。波形。32电路结构和逻辑符号电路结构和逻辑符号 利用传输延迟的触发器利用传输延迟的触发器G3、G4的传输

12、延迟时间大于的传输延迟时间大于SR锁存器的翻转时间锁存器的翻转时间 两个与或非门的输入输出端交叉连接，构成基本两个与或非门的输入输出端交叉连接，构成基本SR锁存器锁存器 33工作原理分析工作原理分析（1）当）当CP=0时，触发器维持原状态不变时，触发器维持原状态不变 CP=0时，门时，门G3、G4、G12、G22全部被封锁。全部被封锁。不管不管J、K如何变化，触发器维持原状态不变。如何变化，触发器维持原状态不变。0110034工作原理分析工作原理分析（2）CP=1时，触发器维持与时，触发器维持与CP=0时相同的状态时相同的状态35工作原理分析工作原理分析（3）CP由由1变变0时，触发器接收时，

13、触发器接收J、K信号翻转信号翻转36例例1：一一个个下下降降沿沿触触发发的的JK触触发发器器，给给定定CP、J、K的的波波形形如如下下，试画出相应的输出试画出相应的输出 Q 和和 Q 波形波形。设初始状态为设初始状态为0。QQ37T T触发器和触发器和T T触发器触发器 如果将如果将JK触发器的触发器的J、K端连接在一起，并将输入端命名为端连接在一起，并将输入端命名为T，就得到就得到T触发器。触发器。当当T触发器的输入端固定地接高电平时，就得到触发器的输入端固定地接高电平时，就得到T触发器触发器 38 如如果果维维持持阻阻塞塞D触触发发器器的的输输入入信信号号刚刚好好在在CP脉脉冲冲的的上上升

14、升沿沿发发生生改改变变是是否否允允许许？如如不不允允许许，对对输输入入信信号号有有什什么么要要求求？思考题思考题触发器的动态参数触发器的动态参数39建立时间（建立时间（Setup Time）tSU 数据信号数据信号D在时钟信号在时钟信号CP上升沿到来之前应稳定的最小时间。上升沿到来之前应稳定的最小时间。保持时间（保持时间（Hold Time）tH数据信号数据信号D在时钟信号在时钟信号CP上升沿过去以后应稳定的最小时间。上升沿过去以后应稳定的最小时间。时钟信号和触发器输出之间的延迟时间时钟信号和触发器输出之间的延迟时间tpHL 和和tpLH 时钟信号的上升沿至输出端建立新的稳定状态所产生的延迟时

15、钟信号的上升沿至输出端建立新的稳定状态所产生的延迟时间。时间。40触发器的功能及转换触发器的功能及转换5种不同功能种不同功能触发器的逻辑符号触发器的逻辑符号SR触发器的特性方程触发器的特性方程D 触发器的特性方程触发器的特性方程JK触发器的特性方程触发器的特性方程T触发器的特性方程触发器的特性方程T触发器的特性方程触发器的特性方程（约束条件）（约束条件）41 状态图状态图01状态状态 0状态状态 1 特性表特性表 J K Qn Qn+1 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1 01001110例例：在同步工作条件下，在同步工作条件下，JK触发器的现态触

16、发器的现态Qn=0，要求，要求Qn+1=0，则应使则应使 。（1）J=K=0（2）J=0，K=1（3）J=1，K=（4）J=K=142 目目前前生生产产的的时时钟钟控控制制触触发发器器定定型型产产品品中中只只有有JK触触发发器器和和D型型触触发器。其它功能的触发器可由这两种触发器转化而成。发器。其它功能的触发器可由这两种触发器转化而成。JK、D 触发器转化为触发器转化为 T触发器触发器 43 将将 JK 转换成转换成 D 44 将将 D 触发器转换为触发器转换为 T 45触发器特点触发器特点触发器分类触发器分类重点重点触发器逻辑功能、触发方式。触发器逻辑功能、触发方式。时序逻辑电路的最基本单元

17、；能够存储一位二进制信时序逻辑电路的最基本单元；能够存储一位二进制信息的基本单元。息的基本单元。1.有两个能够保持的稳定状态，分别用来表示逻有两个能够保持的稳定状态，分别用来表示逻辑辑0和逻辑和逻辑1。2.在在适适当当输输入入信信号号作作用用下下，可可从从一一种种状状态态翻翻转转到到另另一一种种状状态态；在在输输入入信信号号取取消消后后，能能将将获获得得的新状态保存下来的新状态保存下来按按触发方式触发方式分：电平触发方式、边沿触发方式及主从触发方式分：电平触发方式、边沿触发方式及主从触发方式按按逻辑功能逻辑功能分：分：RS、D、JK、T和和T触发器触发器46 组合电路组合电路：电路的输出只与当

18、前的输入有关，而与电路的输出只与当前的输入有关，而与以前以前的输入无关。的输入无关。时序电路：时序电路：电路在某一给定时刻的输出，不仅取决于该时电路在某一给定时刻的输出，不仅取决于该时刻电路的输入刻电路的输入,还取决于还取决于前一时刻电路的状态。前一时刻电路的状态。结构：组合电路结构：组合电路+触发器。触发器。一、一、什么是时序逻辑电路？什么是时序逻辑电路？结构：由门电路构成。结构：由门电路构成。举例：举例：电视遥控器。电视遥控器。47 输出方程：输出方程：状态方程：状态方程：Qn+1=F3(Z,Qn)驱动方程驱动方程:Z=F2(X,Qn)二、二、时序电路的模型时序电路的模型Y=F1(X,Qn

19、)Z组合电路组合电路触发器触发器CPXYQ输入信号输入信号输出信号输出信号状态信号状态信号驱动信号驱动信号48三、典型的时序逻辑电路三、典型的时序逻辑电路串行加法器串行加法器一位全加器一位全加器D触发器触发器CPQCICO1DC1BSA49四、时序逻辑电路的分类四、时序逻辑电路的分类 按控制时序状态的脉冲源来分：按控制时序状态的脉冲源来分：同步时序电路：同步时序电路：异步时序电路：异步时序电路：所有触发器所有触发器由由同一时钟同一时钟脉冲源控制脉冲源控制没有统一的时钟脉冲没有统一的时钟脉冲Q0FF0Q1CPFF2Q2FF11DC11DC11DC1“1”Q0FF0Q1CPFF2Q2FF11DC1

20、1DC11DC150四、时序逻辑电路的分类（续）四、时序逻辑电路的分类（续）按输出按输出Y与现态与现态Qn及输入及输入X 的关系分：的关系分：穆尔型（穆尔型（Moore）：输出只和现态有关，与输入无关。输出只和现态有关，与输入无关。米里型（米里型（Mealy）：输出不仅和现态有关，还和输入有关。）：输出不仅和现态有关，还和输入有关。Y=F1(Qn)Y=F1(X,Qn)51写各触发器的写各触发器的驱动方程驱动方程写电路的写电路的输出方程输出方程写触发器的写触发器的状态方程状态方程作作状态真值表状态真值表及及状态转换图状态转换图作作时序波形图时序波形图得到电路的逻辑功能得到电路的逻辑功能同同步步时

21、时序序电电路路的的分分析析方方法法输入端的表达式，输入端的表达式，如如T、J、K、D组合电路的输出组合电路的输出描述状态转换描述状态转换关系的表格关系的表格画出画出时钟脉冲时钟脉冲作用下作用下的输入、输出波形图的输入、输出波形图52例：请分析以下例：请分析以下同步时序电路同步时序电路：（1）写出驱动方程：）写出驱动方程：同步时序电路分析同步时序电路分析53(2)写出状态方程写出状态方程（3）写出输出方程：）写出输出方程：同步时序电路分析同步时序电路分析（1）写出驱动方程：）写出驱动方程：54（4）根根据据状状态态方方程列出状态。程列出状态。同步时序电路分析同步时序电路分析 1 1 1 1 1

22、0 1 0 1 1 0 0 0 1 1 0 1 0 0 0 1 0 0 0 0 0 0 1 1 0 1 0 1 1 0 0 0 1 1 0 1 0 0 0 1 0 0 0 00000011 Q2n Q1n Q0nQ2n+1 Q1n+1 Q0n+1Y（5）作出状态图）作出状态图 111001000011110100101Q2Q1Q0010 000110七七个个状状态态构构成成循循环环，称为有效循环。称为有效循环。“111”位位于于有有效效循循环环之之外外，称称为无效状态。为无效状态。如如果果无无效效状状态态在在若若干干个个CP作作用用后后，最最终终能能进进入入有有效效循循环环称称该电路具有该电路

23、具有自启动自启动能力。能力。上述时序电路能够自启动。上述时序电路能够自启动。55（6）时序图（设）时序图（设Q2Q1Q0初态为初态为000）（7）结论：同步自然态序七进制计数器）结论：同步自然态序七进制计数器。同步时序电路分析同步时序电路分析YQ2Q1Q0CP010010110010000110000011156时序逻辑电路设计的几种方法时序逻辑电路设计的几种方法 1 1采用小规模集成门电路和触发器设计；采用小规模集成门电路和触发器设计；2 2采用标准的中规模集成电路设计；采用标准的中规模集成电路设计；3 3采用可编程逻辑器件采用可编程逻辑器件PLDPLD设计。设计。同步时序电路设计同步时序电

24、路设计57设设计计步步骤骤 设定状态设定状态画出状态转换图画出状态转换图列出状态真值表列出状态真值表求状态方程求状态方程求驱动方程求驱动方程画逻辑电路图画逻辑电路图检查检查自启动自启动如不符如不符合要求，重新设计合要求，重新设计同步时序电路设计同步时序电路设计58例：试用例：试用JK触发器设计一个同步七进制计数器。触发器设计一个同步七进制计数器。需要三个触发器。需要三个触发器。Q2Q1Q0001000010011110100101解：（解：（1）逻辑抽象，画出状态图。）逻辑抽象，画出状态图。同步时序电路设计同步时序电路设计59（2）列出状态表）列出状态表 1 1 1 0 0 0 1 1 0 1

25、 1 0 1 0 1 1 0 1 1 0 0 1 0 0 0 1 1 0 1 1 0 1 0 0 1 0 0 0 1 0 0 1 0 0 0 同步时序电路设计同步时序电路设计60（3）求出状态方程（根据状态表画卡诺图）求出状态方程（根据状态表画卡诺图）同步时序电路设计同步时序电路设计0001111010Q2Q1Q0Q2n+101101000001111010Q2Q1Q0Q1n+101010100001111010Q2Q1Q0Q0n+1101001061（3）求出电路的驱动方程）求出电路的驱动方程 将上述状态方程与将上述状态方程与JK触发器的特性方程相比较得：触发器的特性方程相比较得：同步时序电

26、路设计同步时序电路设计62（4）根据得到的驱动方程画出逻辑图。）根据得到的驱动方程画出逻辑图。同步时序电路设计同步时序电路设计CPFF21J1KC1Q2Q2FF11J1KC1Q1Q1Q0Q0FF01J1KC163（5）检查电路能否自启动。）检查电路能否自启动。同步时序电路设计同步时序电路设计Q2Q1Q0001000010011110100101 111为无效状态，根据卡诺图化简可知，为无效状态，根据卡诺图化简可知，111的下一个状的下一个状态为态为000，回到有效循环，故所设计的时序电路能自启动。，回到有效循环，故所设计的时序电路能自启动。11164例：例：设计一设计一“011”序列检测器，每

27、当序列检测器，每当X输入输入011码时，对应最后码时，对应最后一个一个1，电路输出，电路输出Y为为1。解：解：2.画出状态转换图和状态转换表画出状态转换图和状态转换表输入端输入端X：串行随机信号串行随机信号输出端输出端Y：当当X出现出现011序列时，序列时，Y=1；否则；否则Y=0同步时序电路设计同步时序电路设计S0状态：已输入状态：已输入1个个0S1状态：已输入状态：已输入01 S2状态：已输入状态：已输入011S3状态：已输入状态：已输入3个个1S0/01/0/0/0/1/0/1/1/X/S/YS1/0S2/1S3/01.状态定义状态定义65同步时序电路设计同步时序电路设计状态编码状态编码

28、00011011S0S1S2S32.列出状态真值表列出状态真值表S0/01/0/0/0/1/0/1/1/S1/0S2/1S3/001 100 010 101 010 000 100 000 000 100 001 010 01 11 1 101 01 1 1 1XQ1n Q0nQ1n+1Q0n+1Y0111100001XQ1nQ0n10110000Q1n+10111100001XQ1nQ0n11010000Q0n+10111100001XQ1nQ0n00010001Y3.求触发器的状态方程和输出函数求触发器的状态方程和输出函数66 触发器类型：触发器类型：选选JK触发器触发器同步时序电路设计同

29、步时序电路设计4.求触发器的驱动方程求触发器的驱动方程根据根据得得5.画逻辑电路图画逻辑电路图67常用时序逻辑电路模块常用时序逻辑电路模块寄存器寄存器序列信号发生器序列信号发生器计数器计数器68寄存器寄存器 寄寄存存器器用用于于寄寄存存一一组组二二值值代代码码，广广泛泛地地用用于于数数字字系系统统和和数字计算机中。数字计算机中。寄存器一般用寄存器一般用D触发器构成。触发器构成。寄存器主要分寄存器主要分并行寄存器并行寄存器和和移位寄存器移位寄存器 两种。两种。一、什么是寄存器？一、什么是寄存器？二、二、寄存器的构成寄存器的构成三、寄存器的分类三、寄存器的分类69并行寄存器并行寄存器一、具有清零功

30、能的一、具有清零功能的4 4位并行输入并行输出寄存器：位并行输入并行输出寄存器：01000010111011只有只有CP脉冲的上升沿到来后，数据才能存入寄存器。脉冲的上升沿到来后，数据才能存入寄存器。70寄存器与锁存器寄存器与锁存器74HC175D寄存器的逻辑符号与功能表寄存器的逻辑符号与功能表74HC573D锁存器的逻辑符号与功能表锁存器的逻辑符号与功能表71一、右移寄存器一、右移寄存器（1）用）用D触发器（也可用触发器（也可用JK触发器）触发器）（2）驱动方程）驱动方程 D0=DIR D1=Q0 D2=Q1 D3=Q2（3）逻辑电路图）逻辑电路图 1DC1FF01DC1FF11DC1FF2

31、1DC1FF3Q1Q2Q3Q0CPDIR移位寄存器移位寄存器串行数据串行数据输入端输入端72（4）动作特点）动作特点 设移位寄存器的初始状态设移位寄存器的初始状态Q0Q1Q2Q3=0101，DIR的输入为的输入为1。移位寄存器移位寄存器0101Q1Q2DIRQ3Q0110101 溢出溢出在在CP脉冲作用下，数据右移一位。脉冲作用下，数据右移一位。73（5）工作波形）工作波形 设设移移位位寄寄存存器器的的初初始始状状态态Q0Q1Q2Q3=0000，DIR的的输输入入代代码码为为1011，请画出各触发器输出端在移位过程中的波形。，请画出各触发器输出端在移位过程中的波形。移位寄存器移位寄存器tttQ

32、0Q1Q2Q30000t00001010100001001011DIRCP0t0t1101748位移位寄存器位移位寄存器74HC164758位移位寄存器位移位寄存器74HC16476二、左移寄存器二、左移寄存器（1）用）用D触发器；触发器；（2）驱动方程）驱动方程 D0=Q1 D1=Q2 D2=Q3 D3=DIL（3）逻辑图）逻辑图 移位寄存器移位寄存器DILQ0FF0Q1FF1Q2FF2Q3C11DCPC11DC11DC11DFF3串行数据输串行数据输入端入端77三、多功能寄存器（并行置数、左移、右移、保持）三、多功能寄存器（并行置数、左移、右移、保持）（1）用）用D触发器触发器；（2）增加

33、两根控制信号）增加两根控制信号S1、S0，用以控制寄存器的功能：，用以控制寄存器的功能：S1 S0 功能功能 0 0 保持保持 0 1 右移右移 1 0 左移左移 1 1 并行置数并行置数（3）驱动方程）驱动方程 以上以上4个方程可以用个方程可以用4个四选一的数据选择器来实现。个四选一的数据选择器来实现。移位寄存器移位寄存器78移位寄存器移位寄存器（4）逻辑电路图（见教材）逻辑电路图（见教材P176）79（5）74LS194逻辑符号和功能表逻辑符号和功能表 Cr S1 S0 DIR DIL CP Q0 Q1 Q2 Q3 01111 1 10 00 11 0 A B 0 0 0 0 D0 D1

34、D2 D3 Q0 Q1 Q2 Q3 A Q0 Q1 Q2Q1 Q2 Q3 B 移位寄存器移位寄存器80例：画出由例：画出由74LS194构成时序电路的状态转换图。构成时序电路的状态转换图。移位寄存器的应用移位寄存器的应用思考：检验一下该计数器能否思考：检验一下该计数器能否自启动自启动？Q0Q1Q2Q300001000110011101111011100110001右移右移置置0扭环形计数器扭环形计数器81 按计数脉冲引入方式，分为按计数脉冲引入方式，分为同步同步和和异步异步计数器计数器 按进位制，分为按进位制，分为二进制二进制、十进制十进制和和N进制进制计数计数 器器 按逻辑功能，分为按逻辑功

35、能，分为加法加法、减法减法和和可逆可逆计数器计数器 按集成度，分为按集成度，分为小规模小规模与与中规模集成中规模集成计数器计数器计计 数数 器器一、计数器的分类一、计数器的分类82例：时序电路如图所示，已知例：时序电路如图所示，已知CP脉冲波形，画出脉冲波形，画出Q0Q3的波形。的波形。Q0FF0Q1CPFF2Q2FF11DC11DC11DC1CPQ1Q0Q2功能：功能：计数计数、分频分频、定时定时。异步计数器异步计数器00010001011000110101111100083一、模一、模2n异步加法计数器的构成规律异步加法计数器的构成规律（1）用）用T触发器构成；触发器构成；异步计数器异步计

36、数器（2）若若触触发发器器要要求求用用上上升升沿沿触触发发，则则应应用用前前级级Q作作为为下下级级的的CP，若若触触发发器器要要求求用用下下降降沿沿触触发发，则则应应用用前前级级的的Q作作为为下下级级的的CP。Q0FF0Q1CPFF2Q2FF11TC11TC11TC111184二、模二、模2n异步减法计数器的构成规律异步减法计数器的构成规律（1）用）用T触发器构成；触发器构成；异步计数器异步计数器（2）若若触触发发器器要要求求用用上上升升沿沿触触发发，则则应应用用前前级级Q作作为为下下级级的的CP，若若触触发发器器要要求求用用下下降降沿沿触触发发，则则应应用用前前级级的的Q作作为为下下级级的的

37、CP。思考思考：如何用：如何用D触发器（上升沿触发）构成模触发器（上升沿触发）构成模8减法计数器。减法计数器。85一、一、模模2n同步加法计数器同步加法计数器1.以以8进进制制计计数数器器为为例例，其其状状态态转转换换规律为：规律为：Q2 Q1 Q00 0 10 0 00 1 00 1 11 0 01 0 11 1 01 1 1Q0每来一个每来一个CP脉冲脉冲翻转翻转一次；一次；Q1只有当只有当Q0为为1时时翻转翻转，其余，其余保持保持；Q2只只有有当当Q1、Q0同同时时为为1时时翻翻转转，其其余余保持保持。同步计数器同步计数器T 触发器的状态方程触发器的状态方程 当当T=1时时 当当T=0时

38、时 862.模模2n同步加法计数器的构成规律同步加法计数器的构成规律:（2）令）令T0=1，T1=Q0，T2=Q0Q1，T3=Q0Q1Q23位同步二进制加计数器逻辑图位同步二进制加计数器逻辑图同步计数器同步计数器（1）用）用T触发器构成，既可上升沿触发也可下降沿触发；触发器构成，既可上升沿触发也可下降沿触发；87二、二、模模2n同步减法计数器构成规律同步减法计数器构成规律（1）用）用T触发器；触发器；同步计数器同步计数器（2）令）令 88三、模三、模2n同步加减计数器构成规律同步加减计数器构成规律（1）用）用T触发器；触发器；同步计数器同步计数器（2）令）令 89 集成同步计数器种类很多，常用

39、的有以下几种集成同步计数器种类很多，常用的有以下几种 四、四、MSI集成同步计数器集成同步计数器 4位同步二进制计数器位同步二进制计数器74161/74163；同步十六进制加法计数器同步十六进制加法计数器CC4520；单时钟同步十六进制加单时钟同步十六进制加减计数器减计数器74LS191；双时钟同步十六进制加双时钟同步十六进制加减计数器减计数器74LS193；同步十进制加法计数器同步十进制加法计数器74LS160；单时钟同步十进制可逆计数器单时钟同步十进制可逆计数器74LS190。同步计数器同步计数器901.1.7416174161的主要功能：的主要功能：同步计数器同步计数器 异步清零功能异步

40、清零功能 同步并行置数功能同步并行置数功能 同步二进制加计数器同步二进制加计数器 保持功能保持功能91同步计数器同步计数器 所所有有的的触触发发器器采采用用同同一一时时钟钟信信号号。外外部部CP脉冲为上升沿触发。脉冲为上升沿触发。（1）异步异步清零功能清零功能 异步清零功能。异步清零功能。当当 Rd=0时，时，Q3Q2Q1Q0=0000。0092同步计数器同步计数器（2）同步并行同步并行置数功能置数功能（Rd=1,LD=0时）时）1011101101111111193同步计数器同步计数器（3）同步二进制加计数器）同步二进制加计数器（Rd=1,LD=1时）时）011111111194同步计数器同

41、步计数器（4）保持功能（）保持功能（Rd=1,LD=1时，时，EP ET=0时时）进位输出进位输出00000952.741612.74161的逻辑符号的逻辑符号3.741613.74161的功能表的功能表Q0 Q1 Q2 Q3D0 D1 D2 D374161 CPEPETCOLDRd同步计数器同步计数器L L L Ld0 d1 d2 d3计 数保 持 保 持 L H L d0 d1 d2 d3 H H H H H H L H H L Rd LD ET EP CP D0 D1 D2 D3 Q0 Q1 Q2 Q3964.4.应用应用 1CP同步计数器同步计数器（1）实现同步二进制加计数实现同步二进

42、制加计数 Q0 Q1 Q2 Q3D0 D1 D2 D374161 CPEPETCOLDRd111L L L LA B C D计 数保 持 保 持 L H L A B C D H H H H H H L H H L Rd LD ET EP CP D0 D1 D2 D3 Q0 Q1 Q2 Q3计数计数0000000101000011001010101001100001110110010111111110110111001011Q3Q2Q1Q097（2）由中规模集成计数器构成）由中规模集成计数器构成N 进制计数器进制计数器 同步置数法同步置数法 反馈清零法反馈清零法N进制计数器进制计数器98例例1

43、采用采用“反馈清零法反馈清零法”实现同步实现同步10进制加计数进制加计数 0001010000110010100110000111011001010000N进制计数器进制计数器10010000Q0 Q1 Q2 Q3D0 D1 D2 D374161EPETCOLDRD11CPCP1&出现一瞬间出现一瞬间9910100001010000110010100110000111011001010000N进制计数器进制计数器&Q0 Q1 Q2 Q3D0 D1 D2 D374161EPETCOLDRD11CP1CP0101000001100波形图：波形图：Q3Q2Q0Q1CPN进制计数器进制计数器10001

44、1000010101001101110000110010000100000000100101例例2 采用采用“同步置数法同步置数法”，用，用74161构成十进制加计数器构成十进制加计数器 N进制计数器进制计数器0000000101000011001010011000011101100101110111001011101011111110&Q0 Q1 Q2 Q3D0 D1 D2 D374161EPETCOLDRD11CP10000100100000思考：校验思考：校验一下能否自一下能否自启动启动1021.确定计数器的状态转换图；确定计数器的状态转换图；N进制计数器进制计数器构成构成N N进制计数

45、器步骤：进制计数器步骤：2.根据计数器的初态确定并行数据输入端的连接；根据计数器的初态确定并行数据输入端的连接；3.根据计数器的终态确定与非门输入端的连接。根据计数器的终态确定与非门输入端的连接。103另一种接法：另一种接法：0111011011111110110110001001101010111100 Q0 Q1 Q2 Q3D0 D1 D2 D374161EPETCOLDRD11CP110 1 1 0CPN进制计数器进制计数器11110104例例3 试用两片试用两片74161构成构成100进制计数器进制计数器 方法一：方法一：N进制计数器进制计数器11110000&Q0 Q1 Q2 Q3D

46、0 D1 D2 D374161EPETCOLDRDQ0 Q1 Q2 Q3D0 D1 D2 D374161EPETCOLDRDCP1111CPCP 先用两片先用两片74161构成构成256进制计数器，然后再用进制计数器，然后再用“同步置同步置数数”法构成法构成100（63H）进制计数器。）进制计数器。105N进制计数器进制计数器方方法法二二：通通过过串串行行进进位位的的方方法法构构成成256进进制制计计数数器器，再再用用“异异步清零步清零”法构成法构成100进制计数器。进制计数器。11000001Q0 Q1 Q2 Q3D0 D1 D2 D374161EPETCOLDRDQ0 Q1 Q2 Q3D0

47、 D1 D2 D374161EPETCOLDRDCP1111CPCP11&106方方法法三三：当当M可可分分解解成成N1和和N2时时，可可将将两两个个计计数数器器分分别别接接成成N1进进制制计计数数器器和和N2进进制制计计数数器器，然然后后再再将将两两个个计计数数器器级级联联起起来来。因因此此，100进制计数器可由两个进制计数器可由两个10进制计数器级联而成。进制计数器级联而成。Q0 Q1 Q2 Q3D0 D1 D2 D374161EPETCOLDRD11CP1&0011Q0 Q1 Q2 Q3D0 D1 D2 D374161EPETCOLDRD1&00111CPCPN进制计数器进制计数器107

48、（2）按要求设计组合输出电路。）按要求设计组合输出电路。计数器计数器+组合输出电路组合输出电路2.电路组成电路组成3.设计过程设计过程（1）根根据据序序列列码码的的长长度度S设设计计模模S计计数数器器，状状态态可可以自定；以自定；序列信号发生器序列信号发生器1.序列信号序列信号按一定规则排列的周期性串行二进制码按一定规则排列的周期性串行二进制码108例例1：产生：产生110001001110序列码序列码第一步：设计计数器第一步：设计计数器序列信号发生器序列信号发生器1.序列长度序列长度S=12，设计一个模，设计一个模12计数器计数器2.选用选用741613.采用同步预置法采用同步预置法4.设定

49、有效状态为设定有效状态为Q3Q2Q1Q0=01001111109第二步：设计组合电路第二步：设计组合电路 D C B A L 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 1 0 1 0 1 1 0 1 1 0 0 0 1 1 1 0 1 0 0 0 0 1 0 0 1 1 1 0 1 0 0 1 0 1 1 0 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 0计数型序列信号发生器计数型序列信号发生器1102.画卡诺图画卡诺图计数型序列信号发生器计数型序列信号发生器DCBA0001111000011110110001001101D

50、 C B A L 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 1 0 1 0 1 1 0 1 1 0 0 0 1 1 1 0 1 0 0 0 0 1 0 0 1 1 1 0 1 0 0 1 0 1 1 0 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 0111 本本章章主主要要讨讨论论了了几几种种常常用用的的时时序序模模块块，如如寄寄存存器器、移移位位寄寄存存器器、计计数数器器以以及及由由它它们们组组成成的的序序列列信信号号发发生生器器等。等。计计数数器器可可分分为为同同步步、异异步步两两种种；同同步步计计数数器器的的工工作频率