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1、第第7章章 数字锁相环数字锁相环 第第1节节 全数字环概述全数字环概述第第2节节 位同步数字环实例位同步数字环实例第第3节节 ZC1DPLL的原理与性能的原理与性能第第4节节 单片集成全数字锁相环单片集成全数字锁相环1第第1节节 全数字环概述全数字环概述 一、一般构成与分类一、一般构成与分类 全数字环一般组成如图全数字环一般组成如图7-1所示。所示。 它由数字鉴相它由数字鉴相器、数字滤波器与数字压控振荡器器、数字滤波器与数字压控振荡器(DCO)三个数字电三个数字电路部件组成。其中数字鉴相器有多种样式，样式不同路部件组成。其中数字鉴相器有多种样式，样式不同对环路性能有很大影响。对环路性能有很大影
2、响。 2图图7-1 数字锁相环一般组成数字锁相环一般组成 3 1. 触发器型数字锁相环触发器型数字锁相环(FFDPLL) 该环路利用一双稳态触发器作数字鉴相器，该环路利用一双稳态触发器作数字鉴相器，其状态分别受输入信号与本地受控时钟信号的其状态分别受输入信号与本地受控时钟信号的正向过零点触发正向过零点触发,产生的置位与复位脉冲状态变产生的置位与复位脉冲状态变化之间间隔就反映着两信号之间相位误差。化之间间隔就反映着两信号之间相位误差。 2. 奈奎斯特型数字锁相环奈奎斯特型数字锁相环(NRDPLL) 在输入信号进入数字鉴相器之前，先以奈在输入信号进入数字鉴相器之前，先以奈奎斯特速率奎斯特速率(固定
3、速率的时钟脉冲固定速率的时钟脉冲)进行抽样，然进行抽样，然后再与本地受控时钟信号进行数字相乘，产生后再与本地受控时钟信号进行数字相乘，产生数字式相位误差。数字式相位误差。 4 3.过零检测式数字锁相环过零检测式数字锁相环(ZC-DPLL) 环路用本地受控时钟脉冲对输入信号的环路用本地受控时钟脉冲对输入信号的过零点抽样，非零的实际抽样值大小就反映着过零点抽样，非零的实际抽样值大小就反映着相位误差，用该相位误差来调节本地时钟信号相位误差，用该相位误差来调节本地时钟信号的相位。的相位。 4.超前滞后型数字锁相环超前滞后型数字锁相环(LL-DPLL) 这种锁相环的鉴相器将逐周地比较输入这种锁相环的鉴相
4、器将逐周地比较输入信号与本地时钟信号的相位，根据相位的超前信号与本地时钟信号的相位，根据相位的超前或滞后输出相应的超前或滞后脉冲，用变换成或滞后输出相应的超前或滞后脉冲，用变换成加脉冲或减脉冲加脉冲或减脉冲,对应地调节本地时钟相位。对应地调节本地时钟相位。 5 二、数字环部件电路与原理二、数字环部件电路与原理 下面介绍上述下面介绍上述4类数字环中比较典型的部类数字环中比较典型的部件电路及其工作原理。件电路及其工作原理。 1. 数字鉴相器数字鉴相器 (1)触发器型鉴相器。图触发器型鉴相器。图7-2是该型鉴相器是该型鉴相器的组成示意图。当检测到输入信号正向过零点的组成示意图。当检测到输入信号正向过
5、零点时，触发器置时，触发器置“1”，而本地参考信号的正向过，而本地参考信号的正向过零点使触发器置零点使触发器置“0”复位。复位。 6 图图7-2 触发器型鉴相器触发器型鉴相器 7 (2) 奈奎斯特速率抽样鉴相器。该型鉴相器组奈奎斯特速率抽样鉴相器。该型鉴相器组成如图成如图7-3所示。模数变换器所示。模数变换器(A/D)的抽样率按带通的抽样率按带通信号的取样定理选择，以使取样后信号含有充分的信号的取样定理选择，以使取样后信号含有充分的输入信号相位信息。输入信号相位信息。 图图7-3 奈奎斯特速率抽样鉴相器奈奎斯特速率抽样鉴相器 8 (3) 过零取样鉴相器。这种鉴相器有两种形式，过零取样鉴相器。这
6、种鉴相器有两种形式，一种是正过零点取样，如图一种是正过零点取样，如图7-5所示。这种正过零点取样所示。这种正过零点取样鉴相器是所有数字鉴相器中最简单的鉴相器是所有数字鉴相器中最简单的,而且易于实现。另而且易于实现。另一种则在正负过零点都取样，如图一种则在正负过零点都取样，如图7-6所示。所示。 图图7-4 用于用于FM解调的解调的NR-DPLL组成方案组成方案 9图图7-5 正过零取样鉴相器正过零取样鉴相器 10图图7-6 双向过零取样鉴相器双向过零取样鉴相器 11 (4)超前滞后取样鉴相器。图超前滞后取样鉴相器。图7-7是用一个简单是用一个简单二元鉴相器表示的这种鉴相器。通过输入信号与本地二
7、元鉴相器表示的这种鉴相器。通过输入信号与本地参考信号参考信号(或受控钟脉冲信号或受控钟脉冲信号)之间比相之间比相,形成超前或滞形成超前或滞后脉冲输出。超前脉冲意味着本地参考信号相位落后脉冲输出。超前脉冲意味着本地参考信号相位落后后,e0,故超前脉冲作用将使本地参考信号相位提前故超前脉冲作用将使本地参考信号相位提前;滞后脉冲表示滞后脉冲表示e0,其作用是使本地参考信号相位推其作用是使本地参考信号相位推后。后。 图图7-7 简单简单二元鉴相器二元鉴相器12 图图7-8上的中相积分上的中相积分抽样抽样清除电路是用清除电路是用来判断来判断DCO输出与码元转换边沿之间相位关系输出与码元转换边沿之间相位关
8、系的。例如的。例如,中相积分区间跨在从正到负的两个码中相积分区间跨在从正到负的两个码元之间元之间,而积分结果为正而积分结果为正,说明说明DCO时钟超前时钟超前;积积分结果为负分结果为负,说明说明DCO时钟滞后时钟滞后;积分结果为零积分结果为零,相位准确对准。相位准确对准。1314 由于鉴相器输出是二值脉冲由于鉴相器输出是二值脉冲,常后接一种常后接一种序列滤波器来平滑其中的起伏序列滤波器来平滑其中的起伏,消除噪声起伏造消除噪声起伏造成的环路误动作比较方便。有两种形式序列滤成的环路误动作比较方便。有两种形式序列滤波器波器,一种叫一种叫“N先于先于M”滤波器。如图滤波器。如图7-9所示所示;另一种叫
9、另一种叫“随机徘徊随机徘徊”滤波器滤波器,如图如图7-10所示。所示。15 图图7-9 “N先于先于M”序列滤波器序列滤波器 16图图7-10 随机徘徊序列滤波器随机徘徊序列滤波器17 2. 数字环路滤波器数字环中使用的数字环数字环路滤波器数字环中使用的数字环路滤波器与模拟环中使用的环路滤波器作用一路滤波器与模拟环中使用的环路滤波器作用一样，都对噪声及高频分量起抑制作用，并且控样，都对噪声及高频分量起抑制作用，并且控制着环路相位校正的速度与精度。适当选择滤制着环路相位校正的速度与精度。适当选择滤波器参数，可以改善环路的性能。一般构成形波器参数，可以改善环路的性能。一般构成形式如图式如图7-11
10、所示，它由所示，它由A/D、数字计算器和、数字计算器和D/A三部分组成。三部分组成。 18图图7-11 数字环路滤波器一般形式数字环路滤波器一般形式19 3. 数字压控振荡器数字压控振荡器(DCO) 数字压控振荡器的基本组成如图数字压控振荡器的基本组成如图7-13所示。所示。它由频率稳定的信号钟、计数器与比较器组成它由频率稳定的信号钟、计数器与比较器组成,其输出是一取样脉冲序列其输出是一取样脉冲序列,脉冲周期受数字环路脉冲周期受数字环路滤波器送来的校正电压控制。前一个取样时刻滤波器送来的校正电压控制。前一个取样时刻的校正电压将改变下一个取样时刻的脉冲时间的校正电压将改变下一个取样时刻的脉冲时间
11、的位置。的位置。DCO在环路中又被称为本地受控时钟在环路中又被称为本地受控时钟或本地参考时钟信号。或本地参考时钟信号。 20图图7-12 数字环路滤波器的模拟实现形式数字环路滤波器的模拟实现形式 21图图7-13 数字压控振荡器的基本组成方案数字压控振荡器的基本组成方案22 数字压控振荡器的含义可用数学式子表示。数字压控振荡器的含义可用数学式子表示。对于第对于第k个取样周期个取样周期Tk,有有 式中式中T/N为为DCO周期相对于中心周期周期相对于中心周期To变变化的最小单位。当无控制时化的最小单位。当无控制时,y k-1=0,Tk=To;有控制有控制时周期以时周期以To/N或其倍数的量相对于或
12、其倍数的量相对于T。作阶跃。作阶跃式的改变。与式的改变。与To/N相对应的相位改变量为相对应的相位改变量为 1okokTTTyN(7-1) 2()radN (7-2) 23 所以所以N是表示是表示2弧度内相位受控变化大小弧度内相位受控变化大小的一个量的一个量,也叫做模也叫做模2内状态数。这就是说内状态数。这就是说,数数字压控振荡器输出脉冲的瞬时相位字压控振荡器输出脉冲的瞬时相位o(k),在在2弧度内只能以弧度内只能以或其倍数离散地变化。显然或其倍数离散地变化。显然,在在这里这里To/N=Tc,Tc为信号钟的周期。因此有为信号钟的周期。因此有 ocTNT(7-3) 24 另一种比较曲型的数字压控
13、振荡器如图另一种比较曲型的数字压控振荡器如图7-14(a)所示。其中信号钟产生频率所示。其中信号钟产生频率fc=mfo的窄脉的窄脉冲序列。经控制器加至分频比为冲序列。经控制器加至分频比为m的分频器上的分频器上,分频后输出频率为分频后输出频率为fo,即是即是DCO的输出频率。输的输出频率。输入输出的脉冲波形如图入输出的脉冲波形如图7-14(b)所示。所示。25图图7-14 另一种常用的另一种常用的DCO方案方案 26 三、数字环的工作速率三、数字环的工作速率 若要设计一个受若要设计一个受350MHz时钟控制的时钟控制的DCO,而为得到小于而为得到小于7.5的环路量化相差的环路量化相差,输入信号输
14、入信号最高工作频率最高工作频率fo应按下式计算应按下式计算:23607.57.57.53507.29360360ooocooocoofNfffMHz 27作业作业第第2节节 位同步数字环实例位同步数字环实例 上述四种类型数字锁相环都可实现上述四种类型数字锁相环都可实现FM解解调、位同步提取等功能。对于位同步提取调、位同步提取等功能。对于位同步提取,我们我们以超前以超前滞后数字锁相环为例滞后数字锁相环为例,结合一个简单实结合一个简单实例加以说明。超前例加以说明。超前滞后数字锁相环组成如图滞后数字锁相环组成如图7-15所示。所示。29图图7-15 超前超前滞后数字锁相环基本组滞后数字锁相环基本组成
15、成30 一、电路组成与说明一、电路组成与说明 电路实例是数字通信中常用的一种简单的超前电路实例是数字通信中常用的一种简单的超前滞后位同滞后位同步环路步环路,未用序列滤波器未用序列滤波器,电路组成如图电路组成如图7-16所示。所示。图图7-16 位同步数字环组成电路位同步数字环组成电路31 二、环路位同步原理二、环路位同步原理 图图7-18为图为图7-16方案内各点的波形图方案内各点的波形图,这里这里为分析简便为分析简便,以均匀变换的数字脉冲序列作为输以均匀变换的数字脉冲序列作为输入信号入信号,它与随机的数字脉冲序列作用下环路取它与随机的数字脉冲序列作用下环路取得位同步的原理是一样的。得位同步的
16、原理是一样的。32图图7-17 非线性作用过程的波形非线性作用过程的波形33图图 7 - 1 8 图图7-16方方案内各点案内各点电压波形电压波形34 在锁定状态下在锁定状态下,环路仍有一定的稳态同步误差环路仍有一定的稳态同步误差,误差误差量小于摆动的最大可能值量小于摆动的最大可能值T。由分析可有。由分析可有T=To因因 oTTm(T为输入信号码元宽度为输入信号码元宽度) 1TTmTTm 相对误差相对误差 (7-5) (7-6) 35 三、性能分析三、性能分析 为推导环路的基本方程为推导环路的基本方程,我们画出环路相我们画出环路相位校正过程的简图位校正过程的简图,如图如图7-19所示。所示。
17、若设位同步信号是从若设位同步信号是从t=0起始起始,输入数字信输入数字信号落后于它一个相位。号落后于它一个相位。 对于输入数字信号对于输入数字信号,其第其第k个输入脉冲相位个输入脉冲相位为为 i(k)=2k+i(k) (7-7)3637 式中式中i(k)为以信号位速率的周期相位为参为以信号位速率的周期相位为参考的瞬时相位。考的瞬时相位。 对于位同步信号对于位同步信号,其第其第k个位同步信号脉冲个位同步信号脉冲的前沿相位为的前沿相位为 o(k)=2k+o(k) (7-8) 式中式中o(k)为以位速率信号的周期相位为参为以位速率信号的周期相位为参考的瞬时相位。考的瞬时相位。 根据以上假定根据以上假
18、定,可得环路的相位差可得环路的相位差 e(k)=i(k)-o(k) (7-9)38 从鉴相器至控制位同步信号的相位改变之间的过从鉴相器至控制位同步信号的相位改变之间的过程程,可作是对相位差的一个简单量化过种可作是对相位差的一个简单量化过种,量化关系为量化关系为: 当当i(k)-o(k)0时时,Qe(k)=+1 当当i(k)-o(k)0时时,Qe(k)=-1 据此据此,可有环路的基本相位方程可有环路的基本相位方程 o(k+1)=o(k)+Qi(k)-o(k) (7-10) 及初始条件及初始条件:o(0)=0。39 若用相位差形式写出若用相位差形式写出,有有e(k+1)-e(k)+Qe(k)=i(
19、k+1)-i(k) (7-11) 及初始条件及初始条件:e(0)=i(0)-o(0)=i(0)。 (1)相位阶跃。这种情况是属于自位同步器的常见相位阶跃。这种情况是属于自位同步器的常见情况情况,即输出位同步信号的速率与输入数字信号的位速即输出位同步信号的速率与输入数字信号的位速率相同率相同,只是起始相位错开一个数值。只是起始相位错开一个数值。 e(k)=i(k)-o(k)=-o(k) (7-12) 环路输出相位环路输出相位,根据根据(7-10)式式,可表示为可表示为 o(k+1)=o(k)+Q-o(k) (7-13) 40 有初始条件有初始条件:o(0)=0。 根据根据(7-11)式式,环路相
20、位差为环路相位差为 e(k+1)=e(k)-Q-o(k) (7-14) 及初始条件及初始条件:e(0)=0。 由由(7-13)式与式与(7-14)式可以看出式可以看出,当当k取值很大时取值很大时,即即环路处于锁定状态时环路处于锁定状态时,输出相位或者相位差仍存在着稳输出相位或者相位差仍存在着稳态摆动。摆动的幅度为态摆动。摆动的幅度为,对应的同步时间误差则小于对应的同步时间误差则小于T/m(s)。 41 此外此外,还可看到还可看到,同步的建立过程除与初始位阶跃值同步的建立过程除与初始位阶跃值有关外有关外,还与相位阶跃变化量还与相位阶跃变化量的大小有关。显然的大小有关。显然,越越小小,值越大值越大
21、,建立时间愈短建立时间愈短;反之反之,越大越大,越小越小,则建立时则建立时间愈长。考虑最坏的情况间愈长。考虑最坏的情况,令令,即起始相差为半个周即起始相差为半个周期期,那么位同步信号相位必须挪动那么位同步信号相位必须挪动/=/(2/m)=m/2次次,才能到达稳定状态。所以同步建立时间为才能到达稳定状态。所以同步建立时间为2pmtT(7-15)42 若考虑到随机输入数字信号若考虑到随机输入数字信号,平均地约每二码元才平均地约每二码元才出现一次数字符号的转换出现一次数字符号的转换,也即通过微分、整流后的脉也即通过微分、整流后的脉冲是平均冲是平均2T时间出现一次。所以平均地看时间出现一次。所以平均地
22、看,环路也是每环路也是每2T时间才对位同步的相位实施一次校正。因此时间才对位同步的相位实施一次校正。因此,平均同平均同步建立时间要比步建立时间要比(7-15)式加长一倍式加长一倍,即即22pmtTmT(7-16) 43 (2)频率阶跃。当环路未受控时频率阶跃。当环路未受控时,输入数字信号与环输入数字信号与环路路DCO信号之间存在有频率差信号之间存在有频率差(即位速率差即位速率差)。这样在。这样在设备开始接通或信号传送过程中发生暂时中断再接通设备开始接通或信号传送过程中发生暂时中断再接通时时,这种频率差就会反映出来这种频率差就会反映出来,也就是发生了环路的输入也就是发生了环路的输入频率阶跃。研究
23、环路的频率阶跃性能频率阶跃。研究环路的频率阶跃性能,可以分析环路的可以分析环路的捕捉性能及一旦信号发生中断时的同步保持时间。捕捉性能及一旦信号发生中断时的同步保持时间。44 设以设以B-BC表示输入的频率阶跃表示输入的频率阶跃,即输入信号与位即输入信号与位同步信号的速率之差同步信号的速率之差,其中其中BC=1/T,则则(7-7)式中式中i(k)应为应为( )2 ()2(1)( )( )2CiCCCeeeCBBkBBkTkBBBkkQkB 将(7-17)式代入(7-11)式,有 (7-17) (7-18)45 因此因此(7-18)式可表示为式可表示为 ( )21122222CeCCCHCpHLC
24、CCCBBQkBBBBmmBBmfBBBmB tmtfB (7-19)(7-20) (7-21)(7-23) (7-24) (7-25) 46第第3节节 ZC1DPLL的原理与性能的原理与性能 正向过零检测数字锁相环的基本组成如正向过零检测数字锁相环的基本组成如图图7-20所示。它要求取样器在输入模拟信号的所示。它要求取样器在输入模拟信号的每一周每一周,即在每两个正斜率的过零交叉点之间取即在每两个正斜率的过零交叉点之间取出一个样品出一个样品,这就要求数字压控振荡器这就要求数字压控振荡器(DCO)在在输入信号的每一周送出一个窄取样脉冲到取样输入信号的每一周送出一个窄取样脉冲到取样器。为此器。为此
25、,必须使所选择的必须使所选择的DCO中心频率接近中心频率接近输入信号的载波频率输入信号的载波频率,使环路尽可能地做到逐周使环路尽可能地做到逐周取样取样,以加速环路的捕获。以加速环路的捕获。 47图图7-20 ZC1-DPLL的基本组成的基本组成 48 一、环路方程与模型一、环路方程与模型 设输入信号设输入信号 ui(t)=Asinit+i(t) (7-26) 数字压控振荡器数字压控振荡器(DCO)输出钟脉冲信号的相位可输出钟脉冲信号的相位可表示为表示为 o(k)=ot(k)+2t(k) (7-27) 式中式中t(k)为钟脉冲存在时刻为钟脉冲存在时刻,也即取样时刻。也即取样时刻。 因为钟脉冲是一
26、个周期性出现的信号因为钟脉冲是一个周期性出现的信号,在时间轴在时间轴上每出现一次上每出现一次,钟脉冲信号的相位就前进钟脉冲信号的相位就前进2(rad)。故。故在第在第k个取样时刻个取样时刻,钟脉冲的相位为钟脉冲的相位为 o(k)=2k (7-28)49 为分析方便为分析方便,输入信号输入信号ui(t)也常表示成以也常表示成以ot为为参考的方式参考的方式,即将即将(7-26)式表示成式表示成 ui(t)=Asinot+1(t) (7-29) 式中式中 1(t)=(i-o)t+i(t) (7-30) 这样这样,取样器在取样器在t(k)时刻取得的取样值可为时刻取得的取样值可为 x(k)=Asinot
27、(k)+1t(k) (7-31) 为简单起见为简单起见,可令可令 1t(k)=1(k),2t(k)=2(k)50由由(7-27)与与(7-28)式有式有 ot(k)=2k-2(k) (7-32)代入代入(7-31)式式,可得可得 x(k) =Asin1(k)-2(k) =Asine(k) (7-33)式中式中 e(k)=1(k)-2(k) (7-34) Qx(k)=QAsine(k) (7-35) 图图7-21 有、无死区的均匀量化的量化特性有、无死区的均匀量化的量化特性52 若设若设D代表数字环路滤波器对其现时输入某代表数字环路滤波器对其现时输入某些先前输入的运算些先前输入的运算,则在第则在
28、第k个取样时刻个取样时刻,数字环路滤波数字环路滤波器输出可表示为器输出可表示为 y(k)=DQAsine(k) (7-36) 对于对于DCO来说来说,第第k个取样的周期为个取样的周期为( )(1)ooTT kTy kN(7-37) 53 因此因此,y(k)将控制第将控制第(k+1)个取样脉冲的周期个取样脉冲的周期,其控制量大小应其控制量大小应为为y(k)To/N。换算为相位变更量则等于。换算为相位变更量则等于y(k)。 这样这样,第第(k+1)个取样脉冲的相对相位个取样脉冲的相对相位,亦即环路的输出相位亦即环路的输出相位2(k+1)为为 2(k+1)=2(k)+y(k) =2(k)+DQAsin1(k)-2(k) (7-38) 用相位差表示用相位差表示,则为则为 e(k+1)-e(k)+DQAsine(k)=1(k+1)-1(k) (7-39)54