《2022年《数字集成电路设计》复习提纲 .pdf》由会员分享，可在线阅读，更多相关《2022年《数字集成电路设计》复习提纲 .pdf（6页珍藏版）》请在taowenge.com淘文阁网|工程机械CAD图纸|机械工程制图|CAD装配图下载|SolidWorks_CaTia_CAD_UG_PROE_设计图分享下载上搜索。
1、数字集成电路设计复习提纲(1-7章) 2011-12 1. 数字集成电路的成本包括哪几部分？NRE (non-recurrent engineering) costs固定成本design time and effort, mask generation one-time cost factor Recurrent costs重复性费用或可变成本silicon processing, packaging, test proportional to volume proportional to chip area 2. 数字门的传播延时是如何定义的？一个门的传播延时tp 定义了它对输入端信号变化的
2、响应有多快。3. 集成电路的设计规则(design rule)有什么作用？Interface between designer and process engineer Guidelines for constructing process masks Unit dimension: Minimum line width scalable design rules: lambda parameter (可伸缩设计规则，其不足 :只能在有限的尺寸范围内进行。) absolute dimensions (micron rules, 用绝对尺寸来表示。) 4. 什么是 MOS 晶体管的体效应？5.
3、写出一个NMOS 晶体管处于截止区、线性区、饱和区的判断条件，以及各工作区的源漏电流表达式（考虑短沟效应即沟道长度调制效应，不考虑速度饱和效应）注： NMOS 晶体管的栅、源、漏、衬底分别用G、S、 D、 B表示。6. MOS 晶体管的本征电容有哪些来源？7. 对于一个CMOS 反相器的电压传输特性，请标出A、B、C 三点处 NMOS 管和 PMOS 管各自处于什么工作区？名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 1 页，共 6 页 - - - - - - - - - O ut
4、InVDDPM O SNM O S8. 在 CMOS 反相器中， NMOS 管的平均导通电阻为Reqn，PMOS 管的平均导通电阻为Reqp，请写出该反相器的总传播延时定义。9. 减小一个数字门的延迟的方法有哪些？列出三种，并解释可能存在的弊端。Keep capacitances small（减小 CL）Increase transistor sizes(增加 W/L) watch out for self-loading! （会增加CL）Increase VDD (?) 10. CMOS 电路的功耗有哪三类？这三类功耗分别由什么引起的？outVin0.511.522.50.511.522.5
5、NMOS resPMOS offNMOS satPMOS satNMOS offPMOS resNMOS satPMOS resNMOS resPMOS sat名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 2 页，共 6 页 - - - - - - - - - 11. 同步寄存器的建立时间、维持时间、传播延时的含义是什么？12. 以下三级反相器链，请问使得总延迟最小的每级反相器的f 是多少？最小的总延迟是多少？假设标准反相器的延迟为tp0。1CL= 8 CInOutC113. (1
6、)用静态互补CMOS 门实现如下功能，画出电路连接图。Out= AB+CD? D y na m ic Pow er C o n su m p tio n? S h ort Circ uit Cu rre nts? Le aka geCh arg in g an d D ischarg in g C ap acitorsS h o rt C ircuit P ath b etw een S up p ly R ails du rin g S w itchin gLeaking d io d es and transistors名师资料总结 - - -精品资料欢迎下载 - - - - - - -
7、- - - - - - - - - - - 名师精心整理 - - - - - - - 第 3 页，共 6 页 - - - - - - - - - (2)为使上述逻辑门的延迟与以下尺寸的反相器相同，请给出各晶体管的尺寸。反相器尺寸： NMOS 管=1，PMOS 管=2。14. 分析下列动态电路的功能。OutClkClkABCMpMeDynamic GateA B D C C D A B VDD OUT 2 2 2 2 4 4 4 4 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 4
8、页，共 6 页 - - - - - - - - - Once the output of a dynamic gate is discharged, it cannot be charged again until the next precharge operation. Inputs to the gate can make at most one transition during evaluation.Output can be in the high impedance state during and after evaluation (PDN off), state is stored on CL 15. 下面的电路是什么功能？Mux-Based Latch名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 5 页，共 6 页 - - - - - - - - - CLKCLKCLKCLKQMQM名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 6 页，共 6 页 - - - - - - - - -