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1、 EDA试卷一、1.FPGA 2.VHDL3.HDL4.EDA5.IP6.ASIC7.CPLD二、VHDL 程序填空1. 下面程序是1 位十进制计数器的VHDL 描述，试补充完整。LIBRARY IEEE; USE IEEE._.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS PORT ( CLK : IN STD_LOGIC ; Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ; END CNT10; ARCHITECTURE bhv OF _ IS SIGNAL Q1 : STD_LOGIC_VECTOR
2、(3 DOWNTO 0); BEGIN PROCESS (CLK) _ IF _ THEN - 边沿检测IF Q1 10 THEN Q1 0); - 置零ELSE Q1 = Q1 + 1 ; - 加1 END IF; END IF; END PROCESS ; _ END bhv; 2. 下面是一个多路选择器的VHDL 描述，试补充完整。LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY bmux IS PORT ( sel : _ STD_LOGIC; A, B : IN STD_LOGIC_VECTOR(7 DOWNTO 0); Y : _
3、STD_LOGIC_VECTOR(_ DOWNTO 0) ; END bmux; ARCHITECTURE bhv OF bmux IS BEGIN 名师归纳总结 精品学习资料 - - - - - - - - - - - - - - -精心整理归纳 精选学习资料 - - - - - - - - - - - - - - - 第 1 页，共 14 页 - - - - - - - - - y = A when sel = 1 _ _; END bhv; 三、VHDL 程序改错仔细阅读下列程序，回答问题LIBRARY IEEE; - 1 USE IEEE.STD_LOGIC_1164.ALL; - 2
4、 ENTITY LED7SEG IS - 3 PORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0); - 4 CLK : IN STD_LOGIC; - 5 LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0); - 6 END LED7SEG; - 7 ARCHITECTURE one OF LED7SEG IS - 8 SIGNAL TMP : STD_LOGIC; - 9 BEGIN - 10 SYNC : PROCESS(CLK, A) - 11 BEGIN - 12 IF CLKEVENT AND CLK = 1 THEN
5、- 13 TMP LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S = 1101111; - 29 END CASE; - 30 END PROCESS; - 31 END one; - 32 1.在程序中存在两处错误，试指出，并说明理由：2.修改相应行的程序：错误 1 行号：程序改为：错误 2 行号：程序改为：四、阅读下列 VHDL 程序，画出原理图（ RTL级）LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY HAD IS PORT ( a : IN STD_LOGIC;
6、 名师归纳总结 精品学习资料 - - - - - - - - - - - - - - -精心整理归纳 精选学习资料 - - - - - - - - - - - - - - - 第 2 页，共 14 页 - - - - - - - - - b : IN STD_LOGIC; c : OUT STD_LOGIC; d : OUT STD_LOGIC ); END ENTITY HAD; ARCHITECTURE fh1 OF HAD IS BEGIN c = NOT(a NAND b); d 10 THEN 名师归纳总结 精品学习资料 - - - - - - - - - - - - - - -精心
7、整理归纳 精选学习资料 - - - - - - - - - - - - - - - 第 5 页，共 14 页 - - - - - - - - - Q1 0); - 置零ELSE Q1 = Q1 + 1 ; - 加1 END IF; END IF; END PROCESS ; Q = Q1;END bhv; 2. 下面是一个多路选择器的VHDL 描述，试补充完整。LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY bmux IS PORT ( sel : IN STD_LOGIC; A, B : IN STD_LOGIC_VECTOR(7 DOWN
8、TO 0); Y : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ; END bmux; ARCHITECTURE bhv OF bmux IS BEGIN y = A when sel = 1 ELSEB; END bhv; 三、VHDL 程序改错仔细阅读下列程序，回答问题LIBRARY IEEE; - 1 USE IEEE.STD_LOGIC_1164.ALL; - 2 ENTITY LED7SEG IS - 3 PORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0); - 4 CLK : IN STD_LOGIC; - 5 LED7S
9、: OUT STD_LOGIC_VECTOR(6 DOWNTO 0); - 6 END LED7SEG; - 7 ARCHITECTURE one OF LED7SEG IS - 8 SIGNAL TMP : STD_LOGIC; - 9 BEGIN - 10 SYNC : PROCESS(CLK, A) - 11 BEGIN - 12 IF CLKEVENT AND CLK = 1 THEN - 13 TMP LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S = 0000000; 四、阅读下列 VHDL 程序，
10、画出原理图（ RTL级）LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY HAD IS PORT ( a : IN STD_LOGIC; b : IN STD_LOGIC; c : OUT STD_LOGIC; d : OUT STD_LOGIC ); END ENTITY HAD; ARCHITECTURE fh1 OF HAD IS BEGIN c = NOT(a NAND b); d 0); ELSIF CLK = 1 AND CLKEVENT THEN IF LOAD = 1 THEN Q1 := DATA; ELSE IF EN =
11、1 THEN Q1 := Q1 + 1; END IF; END IF; END IF; Q = Q1; END PROCESS; END ONE; 2.看下面原理图，写出相应VHDL 描述eaby名师归纳总结 精品学习资料 - - - - - - - - - - - - - - -精心整理归纳 精选学习资料 - - - - - - - - - - - - - - - 第 8 页，共 14 页 - - - - - - - - - LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY TRI_STATE IS PORT ( E, A : IN STD
12、_LOGIC; Y : INOUT STD_LOGIC; B : OUT STD_LOGIC); END TRI_STATE; ARCHITECTURE BEHAV OF TRI_STATE IS BEGIN PROCESS (E, A, Y) BEGIN IF E = 0 THEN B = Y; Y = Z; ELSE B = Z; Y = A; END IF; END PROCESS; END BEHAV; 六、综合题下图是一个A/D 采集系统的部分，要求设计其中的FPGA 采集控制模块，该模块由三个部分构成：控制器（Control ） 、地址计数器（ addrcnt） 、内嵌双口 RAM
13、 （adram） 。控制器（ control）是一个状态机，完成AD574 的控制， 和 adram 的写入操作。 Adram 是一个 LPM_RAM_DP单元，在 wren 为 1时允许写入数据。试分别回答问题名师归纳总结 精品学习资料 - - - - - - - - - - - - - - -精心整理归纳 精选学习资料 - - - - - - - - - - - - - - - 第 9 页，共 14 页 - - - - - - - - - 放大采样/保持AnalogIn信号预处理FPGA 采集控制adram（lpm_ram_dp）ControlAD574CSADData12CEA0RCK1
14、2_8地址计数器CLKClkIncCntclrwraddr10wrenrddata12rddatardaddr10121STATUS下面列出了AD574的控制方式和控制时序图AD574 逻辑控制真值表（X 表示任意）CE CS RC K12_8 A0 工 作 状 态0 X X X X 禁止X 1 X X X 禁止1 0 0 X 0 启动 12 位转换1 0 0 X 1 启动 8 位转换1 0 1 1 X 12 位并行输出有效1 0 1 0 0 高 8 位并行输出有效1 0 1 0 1 低 4 位加上尾随4 个 0 有效AD574工作时序：1.要求 AD574 工作在 12 位转换模式，K12_
15、8、A0 在 control 中如何设置K12_8 为 1 ，A0 为 02.试画出 control 的状态机的状态图类似书上图8-43.对地址计数器模块进行VHDL 描述输入端口： clkinc 计数脉冲cntclr 计数器清零输出端口： rdaddr RAM 读出地址，位宽10 位library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity addr_cnt is port ( clkinc, cntclr : in std_logic; 名师归纳总结 精品学习资料 - - - - -
16、- - - - - - - - - -精心整理归纳 精选学习资料 - - - - - - - - - - - - - - - 第 10 页，共 14 页 - - - - - - - - - wraddr : out std_logic_vector (9 downto 0) ); end addr_cnt; architecture one of addr_cnt is signal tmp : std_logic_vector (9 downto 0); begin process (clkinc, cntclr) begin if clkincevent and clkinc = 1 th
17、en if cntclr = 1 then tmp 0); else tmp = tmp + 1; end if; end if; end process; wraddr = tmp; end one; 4.根据状态图，试对control 进行 VHDL 描述library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity control is port ( addata : in std_logic_vector (11 downto 0); status, clk : in std_logi
18、c; cs, ce, a0, rc, k12_8, clkinc : out std_logic; rddata : out std_logic_vector (11 downto 0) ); end control; architecture behav of control is type con_st is (s0, s1, s2, s3, s4); signal cst, nst : con_st; signal lock : std_logic; signal reg12 : std_logic_vector (11 downto 0); begin a0 = 0; k12_8 =
19、1; ce = 1; 名师归纳总结 精品学习资料 - - - - - - - - - - - - - - -精心整理归纳 精选学习资料 - - - - - - - - - - - - - - - 第 11 页，共 14 页 - - - - - - - - - cs = 0; REGP : process (clk) begin if clkevent and clk = 1 then cst rc = 1; lock = 0; nst rc = 0; lock = 0; nst if status = 1 then nst = s3; end if; rc = 1; lock rc = 1;
20、lock = 1; nst rc = 1; lock = 0; nst nst = s0; end case; end process; LOCKP : process (lock) begin if lock = 1 and lockevent then reg12 = addata; end if; end process; rddata = reg12; clkinc addata, status = status, clk = clk, cs = cs, ce = ce, a0 = a0, rc = rc, k12_8 = k12_8, clkinc = clkinc, rddata
21、= rds); u2 : addr_cnt port map (clkinc = clkinc, cntclr = cntclr, wraddr = wraddr); u3 : adram port map (data = rds, wraddress = wraddr, rdaddress = rdaddr, wren = 1, q = rddata); end one; 名师归纳总结 精品学习资料 - - - - - - - - - - - - - - -精心整理归纳 精选学习资料 - - - - - - - - - - - - - - - 第 14 页，共 14 页 - - - - - - - - -