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1、 EDA试卷一、单项选择题1、2. 基于 EDA软件的 FPGA/CPLD 设计流程为：原理图/HDL 文本输入 _综合适配 _编程下载硬件测试。A. 功能仿真B. 时序仿真C. 逻辑综合D. 配置3. IP 核在 EDA技术和开发中具有十分重要的地位；提供用 VHDL 等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP 核为_。A. 软 IP B. 固 IPC. 硬 IP D. 全对4. 综合是 EDA设计流程的关键步骤，在下面对综合的描述中， _是错误的。精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - -
2、 - - -第 1 页，共 49 页 - - - - - - - - - - A. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。B. 综合就是将电路的高级语言转化成低级的，可与 FPGA / CPLD 的基本结构相映射的网表文件。C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的） 。5. 大规模可编程器件主要有FPGA 、 CPLD 两类， 其中 CPLD通过_实现其逻辑功能。A. 可编程乘积项逻辑B. 查找表（ LUT ）C. 输入
3、缓冲D. 输出缓冲6. VHDL 语言是一种结构化设计语言；一个设计实体（电路 模 块 ） 包 括 实 体 与 结 构 体 两 部 分 ， 结 构 体 描 述_。精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 2 页，共 49 页 - - - - - - - - - - A. 器件外部特性B. 器件的内部功能C. 器件外部特性与内部功能D. 器件的综合约束7. 电子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化） ，以及提高运行速度（即速度优化）；下列方法中 _ 不属于面积优化。A. 流水线设计
4、B. 资源共享C. 逻辑优化D. 串行化8. 进程中的信号赋值语句，其信号更新是_ 。A. 立即完成B. 在进程的最后完成C. 按顺序完成D. 都不对9. 不完整的 IF 语句，其综合结果可实现_。A. 时序逻辑电路B. 组合逻辑电路C. 双向电路D. 三态控制电路10. 状态机编码方式中，其中_占用触发器较精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 3 页，共 49 页 - - - - - - - - - - 多，但其简单的编码方式可减少状态译码组合逻辑资源，且易于控制非法状态。A. 一位热码编码B
5、. 顺序编码C. 状态位直接输出型编码D. 格雷码编码二、VHDL程序填空1. 下面程序是 1 位十进制计数器的VHDL描述，试补充完整。LIBRARY IEEE;USE CNT10 ISPORT ( CLK : IN STD_LOGIC ; Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ;END CNT10;精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 4 页，共 49 页 - - - - - - - - - - ARCHITECTURE bhv OF _ ISSIGNAL
6、 Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS (CLK) _IF _ THEN - 边沿检测IF Q1 10 THENQ1 0); - 置零ELSEQ1 = Q1 + 1 ; - 加1END IF;END IF;精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 5 页，共 49 页 - - - - - - - - - - END PROCESS ;_END bhv;2. 下面是一个多路选择器的VHDL 描述，试补充完整。LIBRARY IEEE;USE bm
7、ux ISPORT ( sel : _ STD_LOGIC;A, B : IN STD_LOGIC_VECTOR(7 DOWNTO 0);Y : _ STD_LOGIC_VECTOR(_ DOWNTO 0) ;END bmux;ARCHITECTURE bhv OF bmux ISBEGIN精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 6 页，共 49 页 - - - - - - - - - - y = A when sel = 1 _ _;END bhv;三、VHDL程序改错仔细阅读下列程序，回答问题
8、LIBRARY IEEE; - 1USE - 2ENTITY LED7SEG IS - 3PORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0); - 4CLK : IN STD_LOGIC; 精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 7 页，共 49 页 - - - - - - - - - - - 5LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0);- 6END LED7SEG; - 7ARCHITECTURE one OF LED7S
9、EG IS - 8SIGNAL TMP : STD_LOGIC; - 9BEGIN - 10SYNC : PROCESS(CLK, A) - 11BEGIN - 12精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 8 页，共 49 页 - - - - - - - - - - IF CLKEVENT AND CLK = 1 THEN - 13TMP LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S = 1101111; - 29END C
10、ASE; - 30END PROCESS; - 31END one; - 321.在程序中存在两处错误，试指出，并说明理由：2.修改相应行的程序：错误 1 行号：程序改为：错误 2 行号：程序改为：四、阅读下列 VHDL 程序，画出原理图（ RTL级）精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 11 页，共 49 页 - - - - - - - - - - LIBRARY IEEE;USE HAD ISPORT ( a : IN STD_LOGIC;b : IN STD_LOGIC;c : OUT S
11、TD_LOGIC;d : OUT STD_LOGIC);END ENTITY HAD;ARCHITECTURE fh1 OF HAD ISBEGINc = NOT(a NAND b);d 10 THENQ1 0); - 置零ELSEQ1 = Q1 + 1 ; - 加1精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 22 页，共 49 页 - - - - - - - - - - END IF;END IF;END PROCESS ;Q = Q1;END bhv;2. 下面是一个多路选择器的VHDL 描述，试
12、补充完整。LIBRARY IEEE;USE bmux ISPORT ( sel : IN STD_LOGIC;A, B : IN STD_LOGIC_VECTOR(7 DOWNTO 0);Y : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ;END bmux;精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 23 页，共 49 页 - - - - - - - - - - ARCHITECTURE bhv OF bmux ISBEGINy = A when sel = 1 ELSEB;E
13、ND bhv;三、VHDL程序改错仔细阅读下列程序，回答问题LIBRARY IEEE; - 1USE - 2ENTITY LED7SEG IS - 3PORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 24 页，共 49 页 - - - - - - - - - - 0); - 4CLK : IN STD_LOGIC; - 5LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0);- 6END LED7SE
14、G; - 7ARCHITECTURE one OF LED7SEG IS - 8SIGNAL TMP : STD_LOGIC; - 9BEGIN - 10SYNC : PROCESS(CLK, A) - 11精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 25 页，共 49 页 - - - - - - - - - - BEGIN - 12IF CLKEVENT AND CLK = 1 THEN - 13TMP LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S
15、LED7S LED7S LED7S = 0000000;四、阅读下列 VHDL 程序，画出原理图（ RTL级）LIBRARY IEEE;USE HAD ISPORT ( a : IN STD_LOGIC;b : IN STD_LOGIC;c : OUT STD_LOGIC;d : OUT STD_LOGIC精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 29 页，共 49 页 - - - - - - - - - - );END ENTITY HAD;ARCHITECTURE fh1 OF HAD ISBE
16、GINc = NOT(a NAND b);d 0);ELSIF CLK = 1 AND CLKEVENT THENIF LOAD = 1 THEN Q1 := DATA;ELSEIF EN = 1 THENQ1 := Q1 + 1;END IF;精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 32 页，共 49 页 - - - - - - - - - - END IF; END IF;Q = Q1;END PROCESS;END ONE;2.看下面原理图，写出相应 VHDL 描述LIBRARY IEEE;
17、eaby精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 33 页，共 49 页 - - - - - - - - - - USE TRI_STATE ISPORT ( E, A : IN STD_LOGIC;Y : INOUT STD_LOGIC;B : OUT STD_LOGIC);END TRI_STATE;ARCHITECTURE BEHAV OF TRI_STATE ISBEGINPROCESS (E, A, Y)BEGINIF E = 0 THENB = Y;Y = Z;ELSE精品资料 - -
18、- 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 34 页，共 49 页 - - - - - - - - - - B = Z;Y = A;END IF;END PROCESS;END BEHAV;六、综合题下图是一个A/D 采集系统的部分，要求设计其中的FPGA采集控制模块，该模块由三个部分构成：控制器（Control ） 、地址计数器（addrcnt ） 、内嵌双口RAM（adram） 。控制器（control ）是一个状态机， 完成 AD574的控制，和 adram的写入操作。Adram是一个 LPM_RAM_DP单元，
19、在wren 为1时允许写入数据。试分别回答问题精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 35 页，共 49 页 - - - - - - - - - - 放大采样/保持AnalogIn信号预处理FPGA 采集控制adram（lpm_ram_dp）ControlAD574CSADData12CEA0RCK12_8地址计数器CLKClkIncCntclrwraddr10wrenrddata12rddatardaddr10121STATUS下面列出了 AD574的控制方式和控制时序图AD574逻辑控制真值表
20、（ X表示任意）CECSRCK12_8A0工 作 状 态0XXXX禁止X1XXX禁止100X0启动 12 位转换100X1启动 8 位转换精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 36 页，共 49 页 - - - - - - - - - - 1011X12 位并行输出有效10100高 8 位并行输出有效10101低 4 位加上尾随 4 个 0有效AD574工作时序：1.要求AD574工作在12 位转换模式， K12_8、A0 在control中如何设置K12_8为1 ，A0为02.试画出 cont
21、rol的状态机的状态图类似书上图 8-43.对地址计数器模块进行VHDL 描述精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 37 页，共 49 页 - - - - - - - - - - 输入端口： clkinc 计数脉冲 cntclr 计数器清零输出端口： rdaddr RAM 读出地址，位宽 10 位library ieee;use addr_cnt isport ( clkinc, cntclr : in std_logic;wraddr : out std_logic_vector (9 dow
22、nto 0) );end addr_cnt;architecture one of addr_cnt issignal tmp : std_logic_vector (9 downto 0);begin精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 38 页，共 49 页 - - - - - - - - - - process (clkinc, cntclr)beginif clkincevent and clkinc = 1 thenif cntclr = 1 thentmp 0);elsetmp =
23、tmp + 1;end if;end if;end process;wraddr = tmp;end one;精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 39 页，共 49 页 - - - - - - - - - - 4.根据状态图，试对control进行 VHDL 描述library ieee;use control isport ( addata : in std_logic_vector (11 downto 0);status, clk : in std_logic;cs, ce, a0, r
24、c, k12_8, clkinc : out std_logic;rddata : out std_logic_vector (11 downto 0) );end control;architecture behav of control istype con_st is (s0, s1, s2, s3, s4);精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 40 页，共 49 页 - - - - - - - - - - signal cst, nst : con_st;signal lock : s
25、td_logic;signal reg12 : std_logic_vector (11 downto 0);begina0 = 0;k12_8 = 1;ce = 1;cs = 0;REGP : process (clk)beginif clkevent and clk = 1 thencst rc = 1; lock = 0; nst rc = 0; lock = 0; nst if status = 1 then nst = s3; end if;rc = 1; lock rc = 1; lock = 1; nst rc = 1; lock = 0; nst nst = s0;end ca
26、se;end process;LOCKP : process (lock)beginif lock = 1 and lockevent thenreg12 = addata;end if;end process;rddata = reg12;clkinc addata, status = status,clk = clk, cs = cs, ce = ce, a0 = a0, rc = rc,k12_8 = k12_8, clkinc = clkinc, rddata = rds);精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - -
27、- - - - - -第 48 页，共 49 页 - - - - - - - - - - u2 : addr_cnt port map (clkinc = clkinc, cntclr = cntclr, wraddr = wraddr);u3 : adram port map (data = rds, wraddress = wraddr,rdaddress = rdaddr, wren = 1, q = rddata);end one;精品资料 - - - 欢迎下载 - - - - - - - - - - - 欢迎下载 名师归纳 - - - - - - - - - -第 49 页，共 49 页 - - - - - - - - - -