简易数字频率计(共34页).doc

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1、精选优质文档-倾情为你奉上湖南工程学院课 程 设 计课程名称 嵌入式系统 课题名称 基于CPLD 的简易数字频率计 专 业 电子信息工程 班 级 0981 班 学 号 姓 名 指导教师 陈爱萍 2013年 1 月 4 日湖南工程学院课 程 设 计 任 务 书课程名称： 嵌入式系统 题 目：基于CPLD的简易数字频率计专业班级： 电信 0981班 学生姓名： 指导老师： 陈爱萍审 批： 任务书下达日期 2012 年12 月21日设 计 完成日期 2013 年 1月 4日 设计内容与设计要求CPLD为复杂可编程逻辑器件，通过EDA技术对其进行编程，可将一个较复杂的数字系统集成于一个芯片中，制成专用

2、集成电路芯片，并可随时在系统修改其逻辑功能。有关知识可参见相关教材或参考书。一设计内容数字频率计是一种用数字显示的频率测量仪表，它不仅可以测量正弦信号、方波信号的频率，还可以测量如机械振动次数、物体转动次数、单位时间里经过传送带的产品数量等多种物理量。技术指标：（）、频率测量范围：1/109999Hz。（）、输入被测信号幅度Vi100mV。（）、测量1s和10s时间内的脉冲数。（）、显示时间分“手动”和“自动”两档。二、设计要求：1、 设计思路清晰，给出整体设计框图；2、 设计各单元电路，完成其功能仿真和编译并生成低层模块；3、 完成顶层设计并编译通过；4、 完成设计下载并调试电路；5、 写出

3、设计报告。主要设计条件1. 提供EDA实验室；2. 提供EL实验箱和CPLD芯片;3. 提供设计软件说明书格式1. 课程设计封面；2. 任务书；3. 说明书目录；4. 设计总体思路，基本原理和框图（顶层电路图）；5. 单元电路设计（各次级模块电路图）；6. 设计仿真；7. 编程下载；8. 总结与体会；9. 附录；10. 参考文献。进度安排星期一、二：下达设计任务书，介绍课题内容与要求；介绍Quartus II 7.2软件的使用；查找资料，确定总体设计方案和单元电路设计；星期三第二周星期一：单元电路设计与仿真，硬件下载；第二周星期二、三：硬件下载；第二星期四、五：书写设计报告，打印相关图纸；答辩

4、。 目 录前 言 1第1章 设计总体思路、系统框图和基本原理 2一、设计总体思路 2二、系统原理框图 2三、基本原理 2第2章 单元电路设计 4一、计数器电路 4二、分频器电路 4三、锁存器电路 5四、片选信号电路 5五、译码信号电路 5 六、片选电路 6七、译码显示电路 6第3章 设计仿真与调试 7一、计数器电路的仿真 7二、分频器电路的仿真 7三、锁存器电路的仿真 8四、片选信号电路仿真 8五、译码信号电路仿真 9六、片选电路仿真 9七、译码显示电路仿真 10八、总电路的仿真 10九、硬件调试 11十、调试结果 11第4章 编程下载 13第5章 心得与体会 24附录： 总电路图 25参考文

5、献 26专心-专注-专业前 言20世纪末，数字电子技术得到了飞速发展，有力地推动和促进了社会生产力的发展和社会信息化的提高，数字电子技术的应用已经渗透到人类生活的各个方面。从计算机到手机，从数字电话到数字电视，从家用电器到军用设备，从工业自动化到航天技术，都尽可能采用了数字电子技术。现代电子设计技术的核心是EDA技术。EDA技术就是以计算机为工具，在EDA软件平台上，对硬件语言HDL为系统逻辑描述手段完成的设计文件，自动地完成逻辑编译、逻辑化简、逻辑综合及优化、逻辑仿真，直至对特定目标芯片的适配编译、逻辑映射和编程下载等工作（本设计选用的开发工具为Altera公司的Quartus II 7.2

6、）。EDA的仿真测试技术只需要通过计算机就能对所设计的电子系统从各种不同层次的系统性能特点完成一系列准确的测试与仿真操作，大大提高了大规模系统电子设计的自动化程度。设计者的工作仅限于利用软件方式，即利用硬件描述语言（如VHDL、Verilog）来完成对系统硬件功能的描述。EDA技术的实现，极大地提高了设计效率，缩短了设计周期，节省了设计成本。今天EDA技术已经成为电子设计的重要工具，无论是设计芯片还是设计系统，如果没有EDA工具的支持，都将是难以完成的。EDA工具已经成为现代电路设计工程师的重要武器，正在发挥越来越重要的作用。为了提高自身的实践能力与专业知识应用能力，为了更快地与社会实际和社会

7、需要接轨，这次课程设计我选择了以EDA技术为方向，设计数字频率计，在所参考的文献中，都包含了这一技术。相信通过此次课程设计将为我更全面更系统更深入地掌握EDA技术打下良好的基础。CPLD(复杂可编程逻辑器件， Complex Programmable Logic Device)是近年来发展最快的集成电路之一，内部集成了可编程连线以及大量的门和触发器等基础逻辑元件，具有集成度高、占用体积小、重量轻、编程灵活、速度快、可靠性高等优点，使用者可以利用1台装有设计软件的普通计算机及特定下载电缆对PLD 器件进行编程，在相应EDA 设计工具支持下使其成为个数字逻辑电路，使数字系统的设计进入一个更新、更快

8、的发展阶段。在数字逻辑电路的设计中，计数器是一种基本电路，利用计数器单位时间内对输入信号所计脉冲数可以确定该信号频率，实现频率计功能，可以采用标准的计数器，也可以采用可编程逻辑器件设计实现。但用标准计数器设计四位数字频率计使用器件多，电路复杂，可编程逻辑器件只需一片芯片即可实现四位计数、锁存、译码功能，电路简单。 第1章 设计总体思路、系统框图和基本原理一、设计总体思路数字频率计是数字电路中的一个典型应用，实际的硬件设计用到的器件较多，连线比较复杂，而且会产生比较大的延时，造成测量误差、可靠性差。随着复杂可编程逻辑器件（CPLD）的广泛应用，以EDA工具作为开发手段，运用VHDL语言，将使整个

9、系统大大简化，提高整体的性能和可靠性。本文用VHDL在CPLD器件上实现一个八位数字频率计测频系统，能够用十进制数码管显示被测信号的频率。具有体积小、可靠性高、功耗低的特点，可实现大规模和超大规模的集成电路，频率测量精度高、范围大，而且编程灵活，调试方便。二、系统原理框图清零信号待测信号计数器锁存器译码信号时钟信号分频器片选信号译码器显示器片 选 图1 数字频率计原理总框图三、基本原理数字频率计是用数字显示被测信号的频率的仪器，被测信号可以是正弦波，方波或者其他周期性变化的信号，它的基本原理是时基信号发生器提供标准的时基脉冲信号，若其周期为1s则门控电路的输出信号持续时间亦准确到1s。闸门电路

10、有标准秒信号控制，当秒信号到来时闸门开通，信号通过闸门送到计数译码显示电路，秒信号结束时闸门关闭，计数器停止计数，由于计数器记得脉冲数n的是一秒内的累积数，所以被测频率是n Hz。闸门时间可以取大于或者小于1秒的值，测得的频率时间间隔与闸门时间的取值成正比，在这里取的闸门时间为1s。如图1 为八位数字频率计原理框图，测量输入信号频率范围0.19999Hz，由数码管显示测量值，要求测量值能被及时更新，采用CPLD 器件EP1C3T144C8（见图2）作为设计的主芯片，在相应开发软件Quartus II 7.2 支持下，使用原理图方式设计，在计算机上用CPLD 内部的基本逻辑单元电路完成设计原理图

11、中各功能模块的设计和连线。数字频率计由分频器、片选电路、计数器、锁存器、译码电路和显示电路作为主要组成部分。 图2 Cyclone 系列EP1C3T144C8 第2章 单元电路设计一、计数器电路 计数器电路为该电路中的核心，它的功能是：当门信号为上升沿时，电路开始计算半个周期内被测信号通过的周期数，到下降沿后结束。然后送往锁存器锁存。其电路图如图3所示。 图3 计数器电路图二、分频器电路在数字电路中，分频的原理也无非就是计数，分频器其实就是个计数器。想得到多少分频只要将该计数器的模取为该数值就行了，所以分频器的设计与计数器大同小异。在本设计中，我们选择的是20分频。分频器在总电路中有两个作用。

12、由原理总框图图1中不难看出分频器有两个输出，一个给计数器，一个给锁存器。时钟信号经过分频电路形成了20分频后的门信号door。给锁存器的作锁存信号l，当信号为低电平时就锁存计数器中的数。其电路图如图4所示。 图4 分频器电路图三、锁存器电路锁存器的作用是在测量过程中不刷新新的数据，把当前的数据状态存储起来，提供给需要该数据的电路直到解锁状态。它的好处是显示的数据稳定，不会由于周期性的清零信号而不断闪烁。锁存器电路如图5所示。 图5 锁存器电路图四、片选信号电路 片选信号电路有两用途：一是为后面的片选电路产生片选信号，二则是为译码信号电路提供选择脉冲信号。其电路图如图6所示。 图6 片选信号电路

13、图五、译码信号电路 该电路是对四个锁存器进行选择，按顺序将四个锁存器中的数值送给译码电路中译码。其电路图如图7所示。 图7 译码信号电路六、片选电路该电路接收到片选信号后，译码输出给显示器，选择显示哪个显示管。其电路图如图8所示。 图8 片选电路七、译码显示电路译码显示电路的作用是将译码信号电路中选择出的信号进行译码，并将其送给显示器。其电路图如图9所示。 图9 译码显示电路 第3章 设计仿真与调试仿真时，打开软件Quartus II 7.6，建立工程文件，然后输入程序。保存后，编译，无误后及可以仿真了。 进入界面后，先点击“Edit”菜单，设置“End Time”，一般设为10ms，由于软件

14、的缘故，“End Time”不要设得太小，否则延时会很大。对总电路图仿真的时候出现了一个问题，一开始我们怎么也仿真不出来，后来才知道在总电路图仿真的时候也要建立工程文件，而且要将所有的模块文件加载到总电路图的文件夹中。一、计数器电路的仿真 图10 计数器电路仿真在半个周期内，clr为高电平，dang为1的情况下，q0计数。每当sig信号为一个上升沿，q0计一次数。二、分频器电路的仿真 图11 分频器电路仿真图此图是将clk信号进行20分频后的仿真结果。每当clk经过20个脉冲时，q才计1个脉冲。三、锁存器电路的仿真 图12 锁存器电路仿真图每当锁存信号l为下降沿时，q输出a在下降沿刚到来之前的

15、状态。四、片选信号电路仿真 图13 片选信号电路仿真图 当clk时钟信号每经过一个脉冲周期，q总是变换一次，并且是在07 之间变化。五、译码信号电路仿真 图14 译码信号电路仿真图将a中四路信号输入在片选信号sel和锁存信号dang信号作用下，编译成四位的q信号。六、片选电路仿真 图15 片选电路仿真图根据三位片选信号d编译选择八位的q中不同的片数，每一个不同片选信号对应一个新状态。七、译码显示电路仿真 图16 译码显示电路仿真图 把四位的d编译成七位的q显示在七段数码显示管上，每一个d组合对应一个q状态。八、总电路的仿真用顶层文件将七个分电路用导线相形成总电路图。其仿真图如图17所示。 图1

16、7 总电路仿真图在图17中alm为进位输出。clk为时钟信号，设为10us。clr为清零信号，低电平清零，高电平计数。q为译码显示输出端，sel为片选输出端。sig为被测信号，设为1us。图中显示结果为 为305，本电路为20分频，结果应为300，考虑延时误差，测量结果正确。九、硬件调试软件仿真完后，就得与硬件相连。在这之前要先设置好管脚，点击“Assignmengts”菜单的“Pin Planner”按照试验箱中的管脚设置好，确定后编译。关闭Quartus II 7.6软件，将试验箱接入电脑，按提示安装。重新打开软件，点击菜单“Tools”中的“Programmer”确定已接好USB接口。将

17、实验箱的线接好后就可以运行，看结果与仿真是否相符。点击“start”将清零信号置低电平，显示器显示 01 000的字样。将被侧信号与时钟信号设置合理的数值，将清理信号置为高电平。显示器中就能显示器分频数值。十、调试结果1.清零信号为低电平时候的显示结果如图18所示。 图18 clr为低电平时的结果图中是清零信号为低电平时，显示为000，前面的01表示在这种情况下只需要一个计数器工作。2.清零信号置为高电平后的结果如图19、20所示。 图19 clr为高电平，sig=23475Hz时的显示结果 图中显示的是将被测信号设置为时钟信号的32倍的显示结果。clk=735.5Hz，sig=23475Hz

18、，n=sig/clk=31.9。显示为032，前面的03表示需要用3个计数器工作。 图20 clr为高电平，sig=1465Hz时的显示结果图中显示的是将被测信号设置为时钟信号的2倍的显示结果。clk=735.5Hz，sig=1465Hz，n=sig/clk=1.99。显示为002，前面的02表示需要用2个计数器工作。 第4章 编程下载一、分频器电路程序library ieee;use ieee.std_logic_1164.all;entity fen isport(clk:in std_logic; q:out std_logic);end fen;architecture fen_arc

19、 of fen isbeginprocess(clk)variable cnt:integer range 0 to 9;variable x:std_logic;beginif clkevent and clk=1 then if cnt9 then cnt:=cnt+1; else cnt:=0;x:=not x;end if;end if;q=x;end process;end fen_arc;二、片选信号电路程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity sel ispo

20、rt(clk:in std_logic; q:out std_logic_vector(2 downto 0);end sel;architecture sel_arc of sel isbeginprocess(clk)variable cnt:std_logic_vector(2 downto 0);beginif clkevent and clk=1 then cnt:=cnt+1;end if;q=cnt;end process;end sel_arc;三、计数器电路程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logi

21、c_unsigned.all;entity corna isport(clr,sig,door:in std_logic; alm:out std_logic; q3,q2,q1,q0,dang:out std_logic_vector(3 downto 0);end corna;architecture corn_arc of corna isbeginprocess(door,sig)variable c3,c2,c1,c0:std_logic_vector(3 downto 0);variable x:std_logic;begin if sigevent and sig=1 then

22、if clr=0 then alm=0;c3:=0000;c2:=0000;c1:=0000;c0:=0000; elsif door=0 then c3:=0000;c2:=0000;c1:=0000;c0:=0000; elsif door=1 then if c01001 thenc0:=c0+1; elsec0:=0000;if c11001 thenc1:=c1+1;else c1:=0000;if c21001 thenc2:=c2+1;elsec2:=0000;if c31001 thenc3:=c3+1;elsec3:=0000;alm=1;end if; end if; en

23、d if; end if; end if;if c3/=0000 then q3=c3;q2=c2;q1=c1;q0=c0;dang=0100; elsif c2/=0000 then q3=0000;q2=c2;q1=c1;q0=c0;dang=0011; elsif c1/=0000 thenq3=0000;q2=0000;q1=c1;q0=c0;dang=0010; else q3=0000;q2=0000;q1=0000;q0=c0;dang=0001;end if; end if;end process; end corn_arc;四、锁存器电路程序library ieee;use

24、ieee.std_logic_1164.all;entity lock isport(l:in std_logic; a4,a3,a2,a1,a0:in std_logic_vector(3 downto 0); q4,q3,q2,q1,q0:out std_logic_vector(3 downto 0);end lock;architecture lock_arc of lock isbegin process(l) variable t4,t3,t2,t1,t0:std_logic_vector(3 downto 0);beginif levent and l=0 thent4:=a4;

25、t3:=a3;t2:=a2;t1:=a1;t0:=a0;end if;q4=t4;q3=t3;q2=t2;q1=t1;q0qqqqqqqqqqqqqqqqqqqqqqqqqqclr,sig=sig,door=t11,alm=alm,q3=t1,q2=t2,q1=t3,q0=t4,dang=t5);u2: fen port map (clk=clk,q=t11);u3:lock port map (l=t11,a4=t1,a3=t2,a2=t3,a1=t4,a0=t5,q4=t6,q3=t7,q2=t8,q1=t9,q0=t10);u4: sel port map (clk=clk,q=t20)

26、;u5:ch port map (sel=t20,a3=t6,a2=t7,a1=t8,a0=t9,dang=t10,q=t12);u6: disp port map (d=t12,q=q);u7: ym port map (d=t20,q=se);end architecture art; 第5章 心得与体会附录： 总电路图参考文献1. 康华光主编，电子技术基础（数字部分），高等教育出版社。2. 阎石主编，电子技术基础（数字部分），清华大学出版社。3. 陈大钦主编，电子技术基础实验，高等教育出版社。4. 彭介华主编，电子技术课程设计指导，高等教育出版社。5. 张原编著，可编程逻辑器件设计及应用

27、，机械工业出版社。6. 荀殿栋、徐志军编著，数字电路设计实用手册，电子工业出版社。7. 刘洪喜、陆颖编著，VHDL电路设计实用教程，清华大学出版社。 电气与信息工程系课程设计评分表项 目评 价设计方案的合理性与创造性硬件制作或软件编程完成情况*硬件制作测试或软件调试结果*设计说明书质量设计图纸质量答辩汇报的条理性和独特见解答辩中对所提问题的回答情况完成任务情况独立工作能力组织纪律性（出勤率）综合评分 指导教师签名：_ 日 期：_ 注：表中标*号项目是硬件制作或软件编程类课题必填内容； 此表装订在课程设计说明书的最后一页。课程设计说明书装订顺序：封面、任务书、目录、正文、评分表、附件（非16K大小的图纸及程序清单）。