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1、精品学习资源目 录1 摘要 12 设计步骤 12.1 划分状态 12.2 画出状态图 12.3 列出状态表 12.4 化简状态表 22.5 对状态进行编码并化简状态图22.6 画出真值表 23 用 QuartusII 进行软件仿真33.1 初步仿真 33.2 修改问题 4 4 心得体会 54.1 化简问题 54.波形输出问题 55 参考文献 5欢迎下载精品学习资源1 摘要序列检测器多用于通信系统中对禁用码的检测，或者是对所需信号的提取，即一旦检测到所需信号就输出高电平，这在数字通信领域有广泛的应运；本次课程设计是设计检测110码的序列检测器，并以此来描述序列检测器的设计过程和基于FPGA 的软
2、件仿真；最终通过 QuartusII 的波形输出对设计方案进行检测，经检测波形输出正确设计符合要求；2 设计步骤2.1 划分状态对于 110 码可以划分为S1， S2， S3,S4 四种状态，分别是：S1：只有 0信号的输入状态S2：检测到 1 个1信号 S3：检测到连续的俩个 1信号 S4：检测到 110信号2.2 画出状态图SA/Z0/01/0S1S20/00/01/01/0S3S41/00/1如图 -1 所示（ A 表示输入 Z 表示输出）现态次态（ Sn+1）现态次态（ Sn+1）（ Sn）S1 S2A=0S1/0 S1/0A=1S2/0 S3/0（ Sn）S3 S4A=0S4/1 S
3、1/0A=1S3/0 S2/02.3 列出状态表表-1欢迎下载精品学习资源2.4 化简状态表欢迎下载精品学习资源表-2将状态的次态变化以及输入输出完全相同的现态进行合并入下表所示；现态次态（Sn+1）现态次态（Sn+1）（ Sn）A=0A=1（ Sn）A=0A=1S1 S2S1/0 S1/0S2/0 S3/0S3S4/1S3/0欢迎下载精品学习资源2.5 对状态进行编码并化简状态图化简后状态有三个，可以用二进制代码组合（00， 01 ，10， 11）综合多方面考虑，这里接受00， 01， 11， 00 循环码变化次序可以使电路更简洁，于是令S1=00， S2=01 ，S3=11，得状态图如下；
4、欢迎下载精品学习资源Q1Q00/0欢迎下载精品学习资源00欢迎下载精品学习资源0/11/0欢迎下载精品学习资源0/011011/0欢迎下载精品学习资源1/0图-2欢迎下载精品学习资源2.6 画出真值表Q1（ n）Q0（n ）AQ1n+1Q0n+1Z000000001010010000011110110001111110表-3欢迎下载精品学习资源图-3表-3经卡诺图化简得表达式如下：J1=Q0AK1=AJ0=AK0=AY=Q1A （重做）经检查可以自启动规律算正确；3 用 QuartusII进行软件仿真3.1 初步仿真如图 -3 所示本系统是由两个JK 触发器和如干个与非门依据运算出的规律表达式
5、连接而成的；这张图是从QuartusII 中的电路文件中截取下的硬件电路仿真另外 JK 触发器是用 VerilogHDL程序编写的程序如下：module JK_FFQ,Qnot,J,K,CP ；output Q,Qnot ；input J,K,CP ；reg Q；assign Qnot=Q；always negedge CPcase J,K 2b00:Q=Q ；欢迎下载精品学习资源2b01:Q=1b0 ；2b10:Q=1b1 ；2b11:Q=Q ；endcase endmodule图 -43.2 修改问题这个波形仿真基本正确但仍存在问题，就是输出脉冲宽度不一样，经检查发觉是由于竞争冒险与输入信
6、号与时钟不同步产生的影响；于是对电路和波形进行了如下调整；如图 -5 所示在其次个JK 触发器的下端加了两个非门起到缓冲作用从而防止了竞争冒险的影响；图-5欢迎下载精品学习资源图-6如图 -6 所示当输入信号与时钟同步时，输出脉冲宽度完全一样并且很好地达到了检测 110 码的作用，即一旦输入显现110 码及产生高电平脉冲输出；4 心得体会在本次课程设计中遇到了很多问题：4.1 化简问题对于化简的结果必需检查是否可以自启动，这是由于规律化简过程中无关向项的参与造成的；4.波形输出问题波形输出的脉冲宽度不一样，经检查发觉是由于竞争冒险与输入信号与时钟不同步所造成的，为此对电路结构作了重新调整，并修改了输入信号与时钟信号之间的同步；综上所述以后再数字规律电路设计过程中要留意以两个问题；最终对老师的指导表示诚意的感谢；5 参考文献欢迎下载