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1、精品学习资源基于 FPGA的数字信号发生器设计摘要数字信号发生器是数字信号处理中不行缺少的调试设备，在生产生活中的应用特殊广泛；本文所设计的内容就是基于Altera公司的现场可编程门阵列（FPGA）实现数字信号发生器的设计，FPGA具有密度高，功耗低，体积小，牢靠性高等特 点，设计时可以不必过多考虑具体硬件连接；本设计中应用VHDL硬件描述语言进行描述，使该数字信号发生器可以产生正弦波、方波、三角波、锯齿波四个独立的波形，并能对所产生的四种波形的频率和幅度进行调剂；关键词：直接数字频率合成；数字波形发生器；FPGA；DDS； VHDLDesign OfFPGA-based Digital Si
2、gnal GeneratorYang ChunjianCollegeof Physics Science and Information Engineering,JishouUniversity,JishouHunan416000AbstractDigitalsignal transmitter as a test facilityis an important part of information processing system. In the production of a wide range of application of life. This content is desi
3、gned by Altera, based on field programmable gate array FPGA design of digital signal generator, FPGA has a highdensity, low power consumption, small size, high reliability,cannothavetoomuchtoconsiderwherdesigningspecifichardware connection； the design of the application of VHDLhardware description l
4、anguage to describe, so that the digital signal generator can produce sine, square, triangle, sawtooth waveforms of four independent,and is able to produce four waveforms by the frequencyand amplitude adjustment.Key words ： DirectDigitalFrequency Synthesis； DigitalWaveform Generator；FPGA；DDS；VHDL目录第
5、一章绪 论 11.1 背景与意义 11.2 国内外进出现状 1其次章相关资料 32.1 DDS 技术 32.2 FPGA简介 42.3 VHDL 简介 52.4 Quartus 简介 7第三章系统硬件电路设计 93.1 数字信号发生器的系统组成 93.2 设计原理及要求 9欢迎下载精品学习资源3.3.13.3.23.3.3频率、幅值和波形转换部分10系统时钟电路11电源电路的设计 123.4 FPGA部分 123.5 D/A 转换部分 123.5.1 DAC0832 转换器简介 133.6 滤波电路 14第四章系统软件设计 164.1 软件系统流程图 164.2 数字信号发生器的软件设计 16
6、4.2 软件各模块 174.2.14.2.2终止语 21参考文献 22附主把握模块 17波形数据产生模块18录3.3 输入部分 1023欢迎下载精品学习资源第一章 绪论1.1 背景与意义在电子技术领域，常常需要波形、频率、幅度都可调的电信号，用于产生这种电信号的电子仪器称作信号发生器；信号发生器是一种常用的信号源，广泛运用于科学争论、生产实践和教案试验等领域；特殊是在通信系统的科研试验中，常常需要用到不同频率和幅度的信号， 如正弦波、三角波、方波和锯齿波等；作为一种为电子测量和计量供应电信号的设备，它和万用表、示波器、频率计等仪器一样，是最一般、最基本，也是运用最广泛的电子仪器之一，几乎全部电
7、参量的测量都需要用到信号发生器；传统的波形发生器多接受模拟分立元件实现，产生的波形种类要受到电路硬件的限制，体积大、灵敏性和稳固性也相对较差；近年来，以数字技术为基础的数字信号发生器得到了飞速的进展，性能指标都达到了一个新的水平；现场可编程门阵列器件具有容量大、运算速度快、现场可编程等优点，使得许多复杂的电路有了新的实现途径，越来越被广泛地应用到实际系统中；而且随着当今电子系统的越来越复杂，毫无疑问，数字信号发生器正在成为模拟复杂信号的事实标准；凡是能产生测试信号的仪器，统称为信号源，也称为信号发生器，它用于产生被测电路所需特定参数的电测试信号；信号源是依据用户对其波形的命令来产生信号的电子仪
8、器；信号源主要给被测电路供应所需要的已知信号（各种波形），然后用其它外表进行测量的参数；信号源有许多种 分类方法，其中一种方法可分为混和信号源和规律信号源两种；其中混和信号源主要输出模拟波形；规律信号源输出数字码形；混和信号源又可分为函数信号发生器和任意波形/ 函数发生器，其中函数信号发生器输出标准波形，如正弦波、方波等，任意波 / 函数发生器输出用户自定义的任意波形；规律信号发生器又可分为脉冲信号发生器和码型发生器，其中脉冲信号发生器驱动较小个数的的方波或脉冲波输出，码型发生器生成许多通道的数字码型；1.2 国内外进出现状接受可变时钟和计数器寻址波形储备器的任意波形发生器4 在一段时期内曾得
9、到广泛的应用，其取样时钟频率较高且可调剂，然而这种波形发生器对硬件要求比较高，需要高性能的锁相环和截止频率可调的低通滤波器，且频率辨论率低，频率切换速度较慢，已经逐步退出市场；目 前 市 场 上 的 数 字 信 号 发 生 器 主 要 采 用 直 接 数 字 合 成 （ Direct DigitalSynthesuzer， DDS）技术，这种波形发生器不仅可以产生可变频的载频信 号、各种调制信号，同时仍能和运算机协作产生用户自定义的有限带宽的任意信号，可以为多领域的测试供应宽带宽、高辨论率的测试信号；从目前进展状况来看，国外数字信号发生器的研制和生产技术已经较为成熟；欢迎下载精品学习资源以安捷
10、伦（ Agilent ）和泰克（ Tektronix）为代表的国际电子测量仪器公司在此领域进行了卓有成效的争论和开发，其产品无论在技术上仍是市场占有率方面在国际 上都享有盛誉，但其价格也相当昂贵，高端型号每台价格都在几万美金左右，低端的也要几万人民币； Tektronix公司的独立结构任意波形发生器AFG3000系列功能完善，人机界面友好，操作便利，可以以多种方式连接到PC 机上，其最高采样率能达到 2GS/s，输出正弦信号最高频率为240MH，z 任意波频率最高能达到50MHz，并配备的强大的波形编辑软件ArbExpress ，用户可以便利地创建和编辑自己的波形；Agilent公司的 PXI
11、 模块任意波形发生器采样率已经能达到1.25GS/s ，最高输出频率 500MH；z 我国研制任意波形发生器是从上世纪90 岁月开头的，近年来有一批本土厂商奋起直追，取得了可喜的成果；例如南京盛普科技电子有限公司的SPF120 型信号发生器的主波输出频率达到了120MH，z 任意波最高频率为 100KHz；北京普源精电科技有限公司（ RIGOL）生产的 DG1000/2000/3000 系列任意波形发生器，在性能上已经大略相当于国外中低端产品；本课题的主要争论内容是参考直接数字频率合成原理（ DDS ）技术 6 ，利用Quartus II 5.1 软件作为平台， VHDL语言作为开发语言，基于
12、 FPGA协作相应外围电路实现一个数字信号发生器，其电路结构简洁，简洁扩展，具有极大的灵敏性和便利性，实现了产生频率、幅度可调的正弦波、三角波、方波、锯齿波信号的信号发生器；欢迎下载精品学习资源其次章 相关资料2.1 DDS 技术DDS与大多数的数字信号处理技术一样，它的基础仍然是奈圭斯特采定理；奈圭斯特采样定理是任何模拟信号进行数字化处理的基础，它描述的是一个带限的模拟信号经抽样变成离散序列后可不行以由这些离散序列复原出原始模拟信号的问题；奈圭斯特采样定理告知我们，当抽样频率大于或者等于模拟信号最高频率的两倍时，可以由抽样得到的离散序列无失真地复原出原始模拟信号；只不过在DDS技术中，这个过
13、程被颠倒过来了； DDS不是对模拟信号进行抽样，而是一个假定抽样过程已经发生且抽样值已经量化完成，如何通过某种方法把已经量化的数值重建原始信号的问题；DDS电路一般由参考时钟、相位累加器、波形存通滤波器（LPF）组成；其结构如图 2.1 所示；图 2.1 DDS基本结构框图其中， f c为参考时钟频率， K 为频率把握字， N 为相位累加器位数， A 为波形储备器地址位数， D为波形储备器的数据位字长和 D/A 转换器位数；DDS系统中的参考时钟通常由一个高稳固度的晶体振荡器来产生，用来作为整个系统各个组成部分的同步时钟；频率把握字（Frequency Control Word， FCW）实际
14、上是二进制编码的相位增量值，它作为相位累加器的输入；相位累加器由加法器和寄存器级联而成，它将寄存器的输出反馈到加法器的输入端实现累加的功能； 在每一个时钟脉冲 f c，相位累加器把频率字 K 累加一次，累加器的输出相应增加一个步长的相位增量，由此可以看出，相位累加器的输出数据实质上是以K 为步长的线性递增序列（在相位累加器产生溢出以前），它反映了合成信号的相位信息；相位累加器的输出与波形储备器的地址线相连，相当于对波形储备器进行查表，这样就可以把储备在波形储备器中的信号抽样值（二进制编码值）查出；在系统时钟脉冲的作用下，相位累加器不停的累加，即不停的查表；波形储备器的输出数据送到D/A 转换器
15、， D/A 转换器将数字量形式的波形幅度值转换成确定频率的模拟信号， 从而将波形重新合成出来；如波形储备器中存放的是正弦波幅度量化数据，那么 D/A 转换器的输出是近似正弦波的阶梯波，仍需要后级的低通平滑滤波器进一步抑制不必要的杂波就可以得到频谱比较纯洁的正弦波信号；图2.2 所示为 DDS各个部欢迎下载精品学习资源分的输出信号；由于受到字长的限制，相位累加器累加到确定值后，就会产生一次累加溢出， 这样波形储备器的地址就会循环一次，输出波形循环一周；相位累加器的溢出频率 即为合成信号的频率；可见，频率把握字K 越大，相位累加器产生溢出的速度越快，输出频率也就越高；故转变频率字（即相位增量），就
16、可以转变相位累加器的 溢出时间，在参考频率不变的条件下就可以转变输出信号的频率；欢迎下载精品学习资源2.2 FPGA 简介图 2.2 DDS 各部分输出波形欢迎下载精品学习资源数字集成电路从产生到现在，经过了早期的电子管、晶体管、小中规模集成电 路，到大规模、超大规模集成电路（VLSIC）以及许多既有特定功能的专用集成电路的进展过程；但是，随着为电子技术的进展，设计与制造集成电路的任务已不完全由半导体厂商来独 立承 担； 系统 设计 师们 更愿 意自 己设计专用 集成 电路（Application Special Integrated Circuit, ASIC）芯片，而且期望ASIC 的设计
17、周期尽可能短，最好是在试验室里就能设计出合适的ASIC 芯片，并且马上投入实际应用之中，因而显现了现场可编程规律器件（Field Programmable Logic Device, FPLD ）, 其中应用最广泛的当属 CPLD和 FPGA1；CPLD是复杂可编程规律器件（ Complex Programmable Logic Device ）的简称， FPGA是现场可编程门阵列（ Field Programmable Gate Array ）的简称；两者的功能基本相同，只是实现原理略有不同，但有时可以忽视这两者的区分；不同厂家对可编程规律器件的叫法也不尽相同；Altera公司把自己的可编程
18、规律器件产品 中的 MAX系列（乘积项技术， EEPROM技术）、 FLEX 系列（查找表技术， SRAM工艺）都叫做 CPLD；而把也是 SRAM工艺、基于查找表技术、要外挂配置用的FLEX系列的 EPROM叫做 FPGA；早期的可编程规律器件都属于低密度PLD（ Programmable Logic Device），结构简洁，设计灵敏，但规模小，难以实现复杂的规律功能；1985 年 Xilinx公司第一推出了现场可编程门阵列 FPGA，这是一种新型的高密度 PLD，接受 CMOS-SRA工M艺制作，其结构和阵列型PLD 不同，内部由许多独立的可编程模块组成，规律模块之间可以灵敏地相互连接，
19、具有密度高、编程速度快，设计灵敏和可再配置设计能力等许多优点；欢迎下载精品学习资源FPGA一般由 6 部分组成，分别为可编程输入/ 输出单元、基本可编程规律单元、嵌入式块 RAM、丰富的布线资源、底层嵌入功能单元和内嵌专用硬核等；每个单元简介如下：（1） 可编程输入 / 输出单元（ I/O 单元）；目前大多数 FPGA的 I/O 单元被设计为可编程模式，即通过软件的灵敏配置，可适应不同的电气标准与 I/O 物理特性； 可以调整匹配阻抗特性，上下拉电阻；可以调整输出驱动电流的大小等；（2） 基本可编程规律单元； FPGA的基本可编程规律单元是由查找表（ LUT）和寄存器（ Register ）组
20、成的，查找表完成纯组合规律功能；FPGA内部寄存器可配置为带同步 / 异步复位和置位、时钟使能的触发器，也可以配置成为锁存器；FPGA一般依靠寄存器完成同步时序规律设计；一般来说，比较经典的基本可编程单元的配置是一个寄存器加一个查找表，但不同厂商的寄存器和查找表的内部结构有确定的差异，而且寄存器和查找表的组合模式也不同；（3） 嵌入式块 RAM；目前大多数 FPGA都有内嵌的块 RAM；嵌入式块 RAM可以配置为单端口 RAM、双端口 RAM、伪双端口 RAM、CAM、FIFO 等储备结构；（4） 丰富的布线资源；布线资源连通FPGA内部全部单元，连线的长度和工艺准备着信号在连线上的驱动才能和
21、传输速度；布线资源的划分：A 全局性的专用布线资源：以完成器件内部的全局时钟和全局复位/ 置位的布线；B 长线资源：用以完成器件 Bank 间的一些高速信号和一些其次全局时钟信号的布线；C短线资源：用来完成基本规律单元间的规律互连与布线；D 其他：在规律单元内部仍有着各种布线资源和专用时钟、复位等把握信号线；（5） 底层嵌入功能单元；由厂商及芯片型号准备；（6） 内嵌专用硬核；与“底层嵌入单元”有区分，这里指的硬核主要是那些通用性相对较弱的芯片，不是全部FPGA芯片都包含硬核；2.3 VHDL 简介VHDL的全称是Very-High-Speed Integrated CircuitHardwa
22、re Description Language，产生于 1982 年；1987 年底， VHDL被 IEEE 和美国国防部确认为标准硬件描述语言；VHDL主要用于描述数字系统的结构，行为，功能和接口；除了含有许多具有硬件特点的语句外， VHDL的语言形式和描述风格与句法是特殊类似于一般的运算机高级语言； VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可是部分, 及端口 和内部（或称不欢迎下载精品学习资源可视部分），既涉及实体的内部功能和算法完成部分；在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个
23、实体；这种将设计实体分成内外部分的概念是 VHDL系统设计的基本点；VHDL语言能够成为标准化的硬件描述语言并获得广泛应用,它自身必定具有许多其他硬件描述语言所不具备的优点；归纳起来,VHDL 语言主要具有以下优点：(1) VHDL 语言功能强大 ,设计方式多样；VHDL语言具有强大的语言结构 ,只需接受简洁明确的 VHDL语言程序就可以描述特殊复杂的硬件电路；同时 ,它仍具有多层次的电路设计描述功能；此外,VHDL 语言能够同时支持同步电路、异步电路和随机电路的设计实现,这是其他硬件描述语言所不能比拟的； VHDL语言设计方法灵敏多样,既支持自顶向下的设计方式 , 也支持自底向上的设计方法；
24、既支持模块化设计方法 ,也支持层次化设计方法；(2) VHDL 语言具有强大的硬件描述才能；VHDL语言具有多层次的电路设计描述功能，既可描述系统级电路,也可以描述门级电路；描述方式既可以接受行为描述、寄存器传输描述或者结构描述，也可以接受三者的混合描述方式；同时，VHDL语言也支持惯性推迟和传输推迟，这样可以精确地建立硬件电路的模型；VHDL语言的强大描述才能仍表达在它具有丰富的数据类型； VHDL 语言既支持标准定义的数据类型，也支持用户定义的数据类型，这样便会给硬件描述带来较大的自由度；(3) VHDL 语言具有很强的移植才能；VHDL语言很强的移植才能主要表达在:对于同一个硬件电路的V
25、HDL 语言描述 ,它可以从一个模拟器移植到另一个模拟器上、从一个综合器移植到另一个综合器上或者从一个工作平台移植到另一个工作平台上去执行；(4) VHDL 语言的设计描述与器件无关；接受 VHDL 语言描述硬件电路时 ,设计人员并不需要第一考虑选择进行设计的 器件；这样做的好处是可以使设计人员集中精力进行电路设计的优化,而不需要考虑其他的问题；当硬件电路的设计描述完成以后,VHDL 语言答应接受多种不同的器件结构来实现；(5) VHDL 语言程序易于共享和复用；VHDL语言接受基于库 library的设计方法；在设计过程中,设计人员可以建立各种可再次利用的模块,一个大规模的硬件电路的设计不行
26、能从门级电路 开头一步步地进行设计,而是一些模块的累加；这些模块可以预先设计或者使用 以前设计中的存档模块,将这些模块存放在库中 ,就可以在以后的设计中进行复用；由于 VHDL 语言是一种描述、模拟、综合、优化和布线的标准硬件描述语言,欢迎下载精品学习资源因此它可以使设计成果在设计人员之间便利地进行沟通和共享,从而减小硬件电路设计的工作量 ,缩短开发周期；2.4 Quartus 简介Quartus II是 Altera公司的综合性 PLD开发软件，支持原理图、VerilonHDL 、VHDL以及 AHDL（Altera Hardware Description Language）等多种设计输入
27、形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的 完整 PLD设计流程；Quartus II可以在 XP、Linux 以及 Unix 上使用，除了可以使用Tcl 脚本完成设计流程外，供应了完善的用户图形界面设计方式；具有运行速度快，界面统一，功能集中，易学易用等特点；Quartus II支持 Altera的 IP 核，包含了 LPM/MegaFunction 宏功能模块库， 使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度；对第三方 EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟识的第三方EDA工具；此外， Quartus II通过和 DSP Bui
28、lder工具与 Matlab/Simulink相结合，可以便利地实现各种 DSP应用系统；支持 Altera的片上可编程系统（ SOP）C 开发，集系统级设计、嵌入式软件开发、可编程规律设计于一体，是一种综合性的开发平 台；MaxplusII作为 Altera的上一代 PLD设计软件，由于其杰出的易用性而得到了广泛的应用；目前 Altera已经停止了对 Maxplus II的更新支持， Quartus II与之相比不仅仅是支持器件类型的丰富和图形界面的转变；Altera在 Quartus II中包含了许多诸如 SignalTap II、Chip Editor和 RTL Viewer 的设计帮忙
29、工具，集成了 SOPC和 HardCopy 设计流程，并且继承了 Maxplus II友好的图形界面及简便的使用方法；Altera QuartusII作为一种可编程规律的设计环境,由于其强大的设计才能和直观易用的接口，越来越受到数字系统设计者的欢迎；Altera的 Quartus II可编程规律软件属于第四代 PLD开发平台；该平台支持一个工作组环境下的设计要求，其中包括支持基于Internet的协作设计； Quartus 平台与 Cadence、ExemplarLogic 、 MentorGraphics 、Synopsys 和 Synplicity等EDA供应商的开发工具相兼容；改进了软件
30、的LogicLock模块设计功能，增加了FastFit编译选项，推动了网络编辑性能，而且提升了调试才能；欢迎下载精品学习资源图 2.3EDA工具设计流程图欢迎下载精品学习资源第三章 系统硬件电路设计3.1 数字信号发生器的系统组成该数字信号发生器系统主要由输入部分、FPGA部分、 D/A 转换部分、频率、幅值调剂和波形转换部分组成；如图3.1 所示；FPGA 部分时钟分频器复位正弦波波形系统把握器波形三角波滤波输出调幅方波DA转换调频欢迎下载精品学习资源3.2 设计原理及要求图 3.1 数字信号发生器系统组成欢迎下载精品学习资源在本设计中 , 利用 FPGA，接受 EDAElectronic
31、Design Automation 中自顶向下 top-to-down 的设计方法，选用基于相位累加器的直接数字合成 / DDS 技术来完成数字信号发生器各功能模块的设计； DDS这种结构主要由相位累加器、 相位调制器、 波形 ROM 查找表、 D/ A 构成；其中相位累加器、 相位调制器、 波形ROM查找表是 DDS 结构中的数字部分 , 由于具有数控频率合成的功能 , 又合称为NCO2；它的工作原理是 : 将要产生的波形数据存入波形储备器, 然后在参考时钟的作用下 , 对输入的频率数据进行累加 , 并且将累加器的输出一部分作为读取波形储备器的地址 , 将读出的波形数据经 D/A 转换为相应
32、的模拟电压信号；本争论的重点就是用 VHDL来实现 DDS的功能 , 能够达到高精度的输出 , 同时标准波形数据生成存放在 ROM中 , 可以简化运算过程 , 提高运算速度 , 加快反应时间；欢迎下载精品学习资源本设计主要通过 VHDL语言实现频率把握、波形把握、波形数据的提取、 波形的产生工作；其中 , 波形数据运用VHDL语言编写；把握部分主要接受产生高低 电平的拨码开关把握；程序下载到FPGA 上实现 , 经过 D/ A输出波形；并通过Altera公司 QuartusII5.1软件进行波形的仿真，从而完成整个设计；本设计的任务是设计一个基于FPGA的数字信号发生器，依据任务书要求必需达到
33、以下要求：1. 利用 EDA开发系统、 Quartus II 5.1软件实现数字信号发生器的设计；2. 依据整体电路的工作原理，完成各个子模块的设计及实现；3. 对数字信号发生器完成VHDL语言描述；4. 该数字信号发生器能够产生正弦波、方波、三角波、锯齿波信号；5. 产生的波形信号频率和幅度幅度可通过按键进行调剂；6. 用按键调剂实现各种波形的转换；3.3 输入部分输入部分包含以下功能按键：时钟、复位、波形、调幅、调频；1. 时钟：标准的 50MHZ时钟输入；2. 复位：低电平复位；3. 波形：为波形输出选择开关，可以选择单波形的输出；4. 调幅：可以递增和递减正弦波、三角波、锯齿波、方波的
34、幅度；5. 调频：可以递增和递减正弦波、三角波、锯齿波、方波的频率；3.3.1 频率、幅值和波形转换部分由于接受 DDS，在ROM 中存有波形一个周期的 n个等间隔归一化采样数据，转变相位累加器步进，从而转变对 ROM中数据的读取速度，即可合成不同频率波形， 储备器中存入过量的采样值，使得采样点数较少时，照旧能够得到较好波形输出， 从而得到较高频率输出；否就，采样点数太少会使产生波形严肃失真；输出波形频 率运算:欢迎下载精品学习资源式中 fosc 是晶振频率K分频系数f oscf 02 n ks 2.1欢迎下载精品学习资源N相位累加器位数S相位累加器步长欢迎下载精品学习资源如取 fosc32.
35、768 MHz , K50, N16 代入式（ 2.1 ）得到；f 010SHz欢迎下载精品学习资源因此，只要把握 S 的值就可精的确现频率步进为 10 Hz的等步进调频；如接受32 MHz 的晶振，也能得到 10 Hz精确的等步进调剂，但牺牲了波形质量；通过试验测试和比较，可用下式运算频率 :欢迎下载精品学习资源fs32000000065306 4910SHz 2.2欢迎下载精品学习资源由于65306不是一个 2N 的数，这样波形会漏掉少量采样点；即使这样，得到波形照旧平滑，可中意设计要求；如要使频率调剂步进减小到1Hz，对晶振有特殊要求，它的振荡频率必需是 2的N次幂；由式（ 2.1 ）举
36、例说明累加器位数不同产生差异：欢迎下载精品学习资源s335544321048576 321SHz2.3欢迎下载精品学习资源s33554432335544321SHz 2.4欢迎下载精品学习资源式2.4产生的波形优于式 2.3，最高频率也高出几倍；由于 DAC0832的电流建立时间是 1s，因此输出波形的最高频率受下式限制 :欢迎下载精品学习资源f max=1/1061000000/100000032最小采样点数最小采样点数31250Hz2.5欢迎下载精品学习资源因此，要得到更高频率的波形需使用更高速的D/A 转换器；频率和幅值调剂和波形转换电路如图 3.2 所示；八个按键一端接 1K排阻（上拉
37、电阻）后接 VCC，一端接 FPGA把握信号引脚输入端，按键有八个，分别为复位键SW1，把握波形转换键 SW2，把握幅度步减键 SW3，把握幅度步进键 SW，4 把握频率步进键SW5，把握频率步减键 SW6，把握幅值步进键 SW7，把握幅值步进键 SW8；欢迎下载精品学习资源IO_0IO_1IO_2IO_3IO_4IO_5IO_6IO_7欢迎下载精品学习资源欢迎下载精品学习资源VCCR94.7 * 412345欢迎下载精品学习资源R101CC4.7K * 42345SW1SW2SW3SW4SW5SW6SW7SW8欢迎下载精品学习资源43 4343 43 43 4343 43欢迎下载精品学习资源
38、1212121212121212SWITCHSWITCHSWITCHSWITCHSWITCHSWITCHSWITCHSWITCH欢迎下载精品学习资源3.3.2 系统时钟电路图 3.2 输入按键电路欢迎下载精品学习资源系统即 FPGA运行时所需的时钟，接受 50MHZ的有源晶振产生，电路如图3.3所示；其中 C5 为高频旁路电容，以滤除不良的高档次谐波，对时钟波形进行整形， CLK1为输入时钟信号源；欢迎下载精品学习资源图 3.3 系统时钟电路3.3.3 电源电路的设计电源是电路正常工作的保证，直接影响着系统的稳固；如下图 3.4 所示， U2 为 5V直流电源输入端，为USB供电， D2 为电
39、源指示；输出部分有两个部分，分别为VEE+5V和 3.3V 的 VCC；其中 VEE是给 D/A 供电，VCC给整个系统供电；欢迎下载精品学习资源3.4 FU2 GA部分VEE +5V图 3.4 电源电路D1U34002欢迎下载精品学习资源1+5v2U-3Vindj Vout 2AVCC欢迎下载精品学习资源4本设U计+ 使3 用的 FPGA芯片为 EPF10K50ETI144-2芯片芯片，其典型规律门R 数（包欢迎下载精品学习资源GND51AMS1117-3.3C2C51K1欢迎下载精品学习资源括规律门SH和IFRAM）为 50000 门，+最C1大可用系统门数为 116000+门，规律单元（
40、 Logic欢迎下载精品学习资源USB-POWERC3C4100uFD2欢迎下载精品学习资源elements ）为 2880 个，规律阵列模块（0.1uFLog0i.c1uFarray blocks10u）F为 360.01uF 个，嵌入式LED_3.3欢迎下载精品学习资源阵列模块（ Embedded array blocks）为 10 个， RAM总容量为 20480 字节，用户可用的 I/O 引脚最多为 310 个；芯片的工作电压为 +5V；其内部结构如图 3.5 所示；欢迎下载精品学习资源1 019 8 7C C V6 5 4 3 21 481 DKLNC G83 28 1880 97C
41、 C V78 7 67 57欢迎下载精品学习资源/O O/O O/D O/O O/ T 2 n 11 D O/O O/ OI/O O/ O/欢迎下载精品学习资源I III N II I NILK RC EO KL N II I C I I I欢迎下载精品学习资源E12GC CL /T C GC74IO_14欢迎下载精品学习资源VCC13I/OVC G/G U G/VI/O73欢迎下载精品学习资源TDI IO_0IO_1 IO_2IO_3 GNDIO_4 IO_5 IO_6 TMS IO_7 IO_8 VCC IO_9 IO_10IO_11 IO_12IO_1314 VCCIO15 I/O/TD
42、I16 I/O17 I/O18 I/O19 I/O20 GND21 I/O22 I/O23 I/O24 I/O/TMS25 I/O26 I/O27 VCCIO28 I/O29 I/O30 I/O31 I/O2 T P T O U NI UP/IPIT NNNU PITI/O GNDI/O/TDOI/O I/O I/O I/OVCCIOI/O I/O I/OI/O/TCKI/O I/OGNDI/O I/O I/O72GND71TDO70IO_15 69686766VCC65646362616059GND 58575655欢迎下载精品学习资源GND32I/OGNDO/I3O/I34O/I35 63O/I73O/IOICC V38 93O/IO/I40 14O/ID N G42 34NIC/C O V I4O/I45O/I46 74D N G IO/48 94O/IO/I50O/I51 25O/I35OICC VI/O54I/O欢迎下载精品学习资源NCCDCGC EPF10K50ETI144-2VV图 3.5 EPF10K50ETI144-2芯片结构图通常情形下在硬件调试的过程中一般使用下载电缆进行下载，而当调试完成以后要用配置芯片对 FPGA进行配置；配置芯片在每次系统上电以后自动将配置文件加载到 FPGA中形成电路；3.5 D/A转换部分欢迎下载精品学习资源D/A 转换器电路