电子设计自动化技术课程.docx

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1、电子设计自动化技术”课程一、课程概述1、课程性质电子设计自动化技术是应用电子技术、电子信息工程技术、嵌入式技术及应用 等专业的专业能力模块课程。2、课程目标通过“简易电子琴设计”等5个案例的学习与实践，培养学生运用EDA设计方法、设 计语言和开辟软件等知识，解决数字系统硬件电路设计相关问题的能力。3、与先后续课程的关系前修课程：C语言程序设计、数字电子技术、单片机应用技术；后续课程： 毕业项目综合训练。二、课程内容设计1、课程案例描述及选取的理由案例 序号案例名称案例内容选取案例理由1四位加法 器设计1.1 四位加法器设计方案分析1.2 四位加法器原理图设计与时序仿真1.3 四位加法器硬件实现

2、通过四位加法器设计实例，系统地介绍在 QuartusII的开辟环境中，如何利用原理图 输入设计方法进行数字电路系统的设计，掌 握最基本、最直观的设计方法。2三人表决 器设计2.1 三人表决器设计方案分析2.2 三人表决器Verilog HDL描述与时序 仿真2.3 三人表决器硬件实现通过三人表决器设计实例，系统地介绍在 QuartusII的开辟环境中，利用硬件描述语 言输入设计方法进行组合逻辑电路设计的 步骤与方法，并介绍Verilog HDL语言的基 本单元与构成以及基本语句。3简易电 子琴设 计3.1 简易电子琴设计方案分析3.2 简易电子琴Verilog HDL描述与时序 仿真3.3 简

3、易电子琴硬件实现通过简易电子琴设计实例，系统地介绍在 QuartusII的开辟环境中，利用Verilog HDL 语言的顺序语句与并行语句进行时序逻辑 电路的设计，掌握自顶向下的设计方法。4交通管理器设4.1 交通管理器设计方案分析4.2 交通管理器综合设计与时序仿真4.3 交通管理器硬件实现通过交通管理器设计实例，系统地介绍在 QuartusII的开辟环境中,利用Verilog HDL 语言与原理图混合方式进行数字电路系统 的设计，掌握层次电路设计方法。5计步进机电5.1 步进机电控制器设计方案分析5.2 步进机电控制器Verilog HDL描述与 时序仿真5.3 步进机电控制器硬件实现通过

4、步进机电控制器设计实例，系统地介绍 在QuartusII的开辟环境中，利用有限状态 机方式进行数字电路系统的设计，掌握同步 时序逻辑电路常用设计方法。使用VerilogHDLi于言设计方法独立解决设计过程中碰到 的问题。(5)能独立添加仿真文件，并能 使用Quartus II 9.0软件进行 步进机电控制器的时序仿 真，仿真结果正确，并能 对仿真结果进行详细分析。(6)能用多种方法设计步进 机电控制器，并能指导其他 成员进行相关的实践操K (1)能独立添加约束文件，进 行步进机电控制器管脚指进行步进机电控制器的设 计，并能在少量提示下解 决设计过程中碰到的问题。 (5 )能独立添加仿真文件,

5、并能使用Quartus II 9.0软 件进行步进机电控制器的 时序仿真，仿真结果正确 并能对仿真结果进行普通 分析。(6)能提。出其它方法设计步进机电控 制器。(1 )能独立添加约束文设计需求。(4)能在教师和同学指导 下使用Verilog HDL语言 设计方法进行步进机电控 制器的设计，并能在教师 和同学指导下解决设计过，程中碰到的问题。(5)能在教师和同学指导 下添加仿真文件，并能使用Quartus II 9.0软件进 行步进机电控制器的时序 仿真，仿真结果正确。5.3)步进 机电控制 器硬件实现定，管脚选择合理，与硬件 电路对应关系明确。 (2 能独立完成步进机电控制器 的综合实现，并

6、能根据综合 实现后的提示信息，找到 错误出处并纠正。(3)能独立完成步进机电控制器 下载配置，编程下载成功， 耗时少(提前20分钟以上完川 任务)，并能对各关键操作有 详细分析，能提出一些较好 建议。(4)设计报告按时上交，源程序正确，思路 清晰，书写规范，结果正确， 分析合理。件，进行步进机电控制器 管脚指定，管脚选择合理。(2)能独立完成步进机电 、控制器的综合实现，并能 根据综合、实现后的提示 信息，在教师或者同学的 提示下找到错误出处并纠 正。(3)能独,立完成步进机电控制器下 载配置，编程下载成功， 耗时较少(提前10分钟以上 完成任务)，并能对各关键 操作有一般分析。(4)设计报告

7、按时上交， 源程序正确，思路比较清 晰，书写比较规范，结果 正确，分析比较合理。(1 )能在教师和同学指导 下添加约束文件，进行步 进机电控制器管脚指定， 管脚选择合理。(2)能在教师和同学指导 下完成步进机电控制器的 综合实现，并能根据综合、 实现后的提示信息、，在教 师或者同学的指导下找到专 误出处并纠正。(3)在教师和同学指导 下，能在规定的时间内完 成步进机电控制器下载配 置，编程下载成功。(4)设计报告按时上交， 源程序基本正确，思路基 本清晰，书写基本规范， 结果无重大错误。久下人1-4 v2、综合考核综合考核内容依据本课程案例库综合拟定，有关操作程序按教务处相关规定执行O3、成绩

8、评定过程考核60%,综合考核40%。四、课程资源1、案例库案例序号案例名称案例内容考核项目1 偈身游戏机设计建身游戏机设计方案分析健身游戊机原理框图设计1.2健身游戏机综合设计与时序仿真121健身游戏机程序设计122健身游戏机运行测试123健身游戏机时序仿真结果1.3健身游戏机硬件实现健身游戏机硬件实现健身游戏机设计报告2计算器设计2.1计算器设计方案分析1计算器原理框图设计2.2计算器VERILOG HDL描述与时序仿真计算器程序设计222计算器运行测试计算器时序仿真结果2.3计算器硬件实现计算器硬件实现计算器设计报告3三层电梯控制器设计3.1三层电梯控制器设计方案分析三层电梯控制器原理框图

9、设计3.2三层电梯控制器VERILOG HDL描述与时序仿真321三层电梯控制器程序设计322三层电梯控制器运行测试323三层电梯控制器时序仿真结果3.3三层电梯控制器硬件实现3.3.1三层电梯控制器硬件实现三层电梯控制器设计报告4数字频率计设计4.1数字频率计设计方案分析数字频率计原理框图设计4.2数字频率计VERILOG HDL描述与时序仿真421数字频率计程序设计422数字频率计运行测试423数字频率计时序仿真结果4.3数字频率计硬件实现数字频率计硬件实现数字频率计设计报告5乒乓游戏机设计5.1乒乓游戏机设计方案分析乒乓游戏机原理框图设计5.2乒乓游戏机综合设计与时序仿真521乒乓游戏机

10、程序设计522乒乓游戏机运行测试523乒乓游戏机时序仿真结果5.3乒乓游戏机硬件实现乒乓游戏机硬件实现5.3.2乒乓游戏机设计报告6可编程定时/计数器设计6.1可编程定时/计数器设计方案分析可编程定时/计数器原理框图设计6.2可编程定时/计数器综合设计与时序仿真621可编程定时/计数器程序设计可编程定时/计数器运行测试623可编程定时/计数器时序仿真结果6.3可编程定时/计数器硬件实现6.3.1可编程定时/计数器硬件实现可编程定时/计数器设计报告7数据采集系统设计7.1数据采集系统设计方案分析数据采集系统原理框图设计7.2数据采集系统综合设计与时序仿真721数据采集系统程序设计722数据采集系

11、统运行测试数据采集系统时序仿真结果7.3数据采集系统硬件实现数据采集系统硬件实现732数据采集系统设计报告8智能函数发生器设计8.1智能函数发生器设计方案分析智能函数发生器原理框图设计8.2智能函数发生器综合设计与时序仿真821智能函数发生器程序设计822智能函数发生器运行测试智能函数发生器时序仿真结果8.3智能函数发生器硬件实现智能函数发生器硬件实现832智能函数发生器设计报告9数字电子钟设计9.1数字电子钟设计方案分析数字电子钟原理框图设计9.2数字电子钟VERILOG HDL描述与时序仿真921数字电子钟程序设计数字电子钟运行测试923数字电子钟时序仿真结果9.3数字电子钟硬件实现数字电

12、子钟硬件实现932数字电子钟设计报告10电子密码锁设计10.1电子密码锁设计方案分析电子密码锁原理框图设计10.2电子密码锁VERILOG HDL描述与时序仿真1021电子密码锁程序设计电子密码锁运行测试1023电子密码锁时序仿真结果10.3电子密码锁硬件实现1031电子密码锁硬件实现电子密码锁设计报告2、参考教材及参考资料参考教材：张平华等.电子设计自动化技术(VerilogHDL版).北京理工大学出版社，2022年8月.张平华.电子设计自动化技术实验指导书.湖南信息职业技术学院(校本教材).2022年4月.参考资料：谭会生.EDA技术及应用:VerilogHDL版.西安电子科技大学出版社，

13、2022(7).潘松等.EDA技术与Verilog HDL.清华大学出版社，2022(4).3、教学视频深入浅出玩转FPGA视频教程4、其他课程资源专业：物联网妾业 职业：物联网技术工程师学习领域：挪移物联网技术学习项目：调制与接入技术(6-8学时)1 .学习任务学习5G网络设计面临的新问题、新挑战，掌握网络新技术与新架构的特点。学习网络功能虚拟化技术，掌握网络功能虚拟化框架及设施管理。学习软件定义网络，掌握软件定义网络的概念及应用。学习网络切片技术，掌握网络切片技术的机制和原理”学习边缘计算技术，了解挪移边缘计算的架构，掌握其基本特点及应用。2 .教学过程设计：2.1 5G网络的特点引入：5

14、G网络面对更为复杂的业务和应用，差异化、多样化的业务场景需求决定了5G网络很难像3G或者4G网络那样以某种单一技术为基础形成针对所有场景的解决方案。5G网络将具备怎样的特性呢？知识点1：5G网络的特点：1) 5G网络将提供更高接入速率、更低接入延时、更好接入可靠性的用户体验，并满足在高流量密度、高连接密度和 高挪移性环境下的接入需求。2) 5G网络将以用户体验为设计目标，支持多样化的挪移互联网和物联网业务需求，在接入网方面，5G网络将更加 灵便，部署更为容易，维护成本更低，运营效率更高；在核心网方面，网络功能将进一步简化与重构，以提供 高效灵便的网络控制与转发功能。3) 5G网络将全面提升智能

15、感知和网络优化的能力，通过对用户业务及环境状态的学习，优化网络资源部署，实现自 动化运营。4）友好的网络生态环境将促使5G网络与新生产行业及垂直行业密切结合，提升业务能力。知识点2：5G网络中的新技术：5G系统中将引入虚拟化技术及软件定义网络技术，以降低昂贵的网络设备投入。虚拟化技术通过软硬件解耦及 功能抽象，为5G网络提供了更具弹性的基础设施平台。5G网络设备将再也不依赖于专用硬件实现资源的灵便共享 及新业务的快速开辟和部署。软件定义网络技术可以实现控制功能和转发功能的分离，有利于实现网络资源的全 局优化调度。知识点工5G网络新架构一5G接入网将提供多种空口接入方案，支持分布式、集中式、自组

16、织等多种复杂的网络拓扑结构，实现无线资源 的智能化管控。5G核心网需要支持低延时、大容量、高速率的不同业务需要，需要根据差异化的业务需求实现功能 的按需编排。核心网转发平面进一步简化下沉，并利用边缘计算技术将业务存储和计算功能从网络中心下移到网络 边缘，以满足低延时的业务需求，实现流量负载的灵便调度。新型的5G网络架构包含接入平面、控制平面和转发平面3个功能平面.2.2 5G网络中的关键技术知识点1：网络功能虚拟化引入：在早期的电信网络中，几乎每一种电信网元都有自身特有的物理形态。不同的网元可能会基于不同的架构开 发，不同设备创造商所提供的同一种网元也可能会在形状、大小及供电方式等方面浮现差异

17、。这些外形各异、功能 不同的设备给电信运营商带来了巨大的难题。1）网络功能虚拟化的概念：所谓网络功能虚拟化，是指基于通用硬件，利用虚拟化技术实现电信网络元件的软件化。网络功能虚拟化 的核心思想是把逻辑上的电信网络元件与具体的硬件设备解耦，以期在统一的硬件设备上运行不同的网络功能。 2）网络功能虚拟化的架构：一个网络功能虚拟化环境包含网络虚拟化基础设施、虚拟化网络功能及网络管理与编排3部份。3）常用的虚拟化设施管理平台：OpenStack是一种开源的云管理平台，也是当前通信领域中应用最广泛的云管理平台之一。知识点2：软件定义网络.引入：在传统网络中，对流量的控制和转发都依赖于网络设备实现，且设备

18、中集成为了与业务特性紧耦合的操作系 统和专用硬件，这些操作系统和专用硬件都是各厂家自己开辟和设计的。虽然可以通过制定规范实现跨厂商设备之 间的协议交互和流量互通，但当涉及网络运维、新业务调试等操作时，不同厂商的不同实现还是会给网络管理者带 来巨大的艰难。1）软件定义网络的概念软件定义网络是一种新型的网络架构，是网络虚拟化的一种实现方式。软件定义网络的核心思想是将网络 的设备控制平面与数据转发平面进行分离，并利用可编程化控制实现对网络流量的灵便控制，使网络作为管道 显得更加智能。2）软件定义网络的应用知识点3一网络切片技术.引入：4G时代，业务的性能用带宽就能衡量，只要带宽足够大，就能满足客户的

19、需求。但是，随着用户类型变得多 样性及业务形式的增加，新的问题浮现了，不同的业务对网络的诉求是不一样的，即使同一个业务的不同数据对网 络的连接性能要求也可能不相同。5G网络服务具备更贴近用户需求、定制化能力进一步提升、网络与业务深度融合 及服务更友好等特征，其中具有代表性的网络服务能力包括网络切片技术和挪移边缘计算技术等。1）网络切片技术的概念：网络切片是指基于客户化需求可以被设计、部署、维护的逻辑网络，其旨在满足特定的客户、业务、商业场景 的业务特点及商业模式。网络切片将现实存在的物理网络在逻辑层面上划分为多个不同类型的虚拟网络，依照不同 用户的服务需求来进行划分，从而应对复杂多变的应用场景

20、。2）网络切片技术的应用：知识点4：挪移边缘计算1 ）挪移边缘计算的概念：挪移边缘计算通过在无线接入网络节点上配置有计算、存储、通信等能力的服务器，赋 予接入网边缘计算能力。2）挪移边缘计算的基本框架：挪移边缘计算系统由智能终端设备、挪移边缘服务器、核心网以及云服务器构成。 其不仅充分利用了近距离计算资源，还与云端相辅相成，弥补了云端传输延时长、计算负载大等不足。3）挪移边缘计算的应用2、课程案例结构与课时分配案例 序号案例模块实践任务理论基础序号名称 模主讷容内容教学环境果时内容课时11.1四位加法器 设计方案分析四位加法器设计方 案分析1.1.1.1 四位加法器设计需 求分析1.1.1.2

21、 四位加法器原理框 图设计现代数字 系统设计 室；配置 PC机， FPGA开辟 板， QuartusII 9.0 软 件安装程 序4 1 1.1 EDA技术及 其发展 1.3面向 CPLD/FPGA 的 EDA 设计流程 2四位加法器设 卜41.2 与四位加法器 原理图设计 时序仿真半加器 的原理图设 计与时序仿 真1.1 .1.1 开辟软件 Quartus II1.2 的安装1.3 新建工程1.4 添加设计文件，建立半 加器的原理图设计文件1.5 添加仿真文件,进行半 加器时序仿真全加器 的原理图设 计与时序仿 真利用半加器与或者 门进行全加器的原理图设 计122.2添加设计文件，建立 全加

22、器的原理图设计文件1.223添加仿真文件，进行四位加 法器的原理 图设计与时 序仿真全加器时序仿真1.1 .3.1利用全加器进行四 位加法器的原理图设计1.2 添加设计文件，建立 四位加法器的原理图设计文 件1.3 添加仿真文件，进行1.3四位加法器 硬件实现四位加 法器硬件实 现四位加法器时序仿真L3.L1添加约束文件，进行四 位加法器管脚指定1.3.1.2 四位加法器的综合 实现1.3.1.3 四位加法器下载配 1.2可编程逻辑器 件附录：FPGA开辟 板功能介绍22.1三人表决器 设计方案分析三人表 决器设计方 案分析置2.1.1.1 三人表决器设计需求分析2.1.1.2 三人表决器设计

23、原现代数字 系统设计 室；配置PC机, FPGA开辟 板，安装 Quartus II 9.0 软 件14言5硬件描述语42.2三人表决器 Verilog HDL描述 与时序仿 真三人表 决器的Verilog HDL 描述与时序 仿真理分析1.1 .1.1三人表决器的 Verilog HDL源程序设计1.2 新建工程1.3 添加设计文件，建立 三人表决器的Verilog HDL 源程序设计文件添加仿真文件，进行三人表决器时序仿真2.3三人表决器 硬件实现三人表 决器硬件实现231.1 添加约束文件，进行二 人表决器管脚指定231.2 三人表决器的综合 实现231.3 .3三人表决器下载配 置33

24、.1简易电子琴 设计方案分 析简易电 子琴设计方 案分析3.1.1.1 简易电子琴设计需 求分析3.1.1.2 简易电子琴原理框 图设计现代数字系 统设计室； 配置PC机， FPGA开辟 板，安装Quartus II9.0软件16A 3.1 Verilog HDL 语言要素 3.2 Verilog HDL 语句 5.1结构语句 5.2 Verilog HDL 中LPM函数的应用83.2简易电子琴 VerilogHDLL 描 述与时序 仿真控制电 路模块的 Verilog 描述 与时序仿真1.1 .1.1新建工程1.2 添加设计文件，建立控 制电路模块的Verilog HDL 源程序设计文件1.

25、3 添加仿真文件，进行控 制电路模块时序仿真分频系 数、LED数据 产生模块的 Verilog 描述 与时序仿真3221添加设计文件，建立分 频系数、LED数据产生模块 的Verilog HDL源程序设计 文件322.2添加仿真文件，进行分 频系数、LED数据产生模块 时序仿真可控分 频模块的 Verilog 描述 与时序仿真3.231添加设计文件，建立可 控分频模块的Verilog HDL 源程序设计文件323.2添力口仿真文件，进行可 控分频模块时序仿真简易电 子琴顶层设 计的 Verilog 描述与时序仿真3.2.4.1利用控制电路模块， 分频系数、LED数据产生模 块与可控分频模块进行

26、简 易电子琴的Verilog HDL源 程序设计324.2添加设计文件，建立 简易电子琴的Verilog HDL 源程序设计文件3.243添加仿真文件，进行简 易电子琴时序仿真3.3简易电子琴 硬件实现简易电 子琴硬件实 现331.1添加约束文件，进行 简易电子琴管脚指定简易电子琴的综合 实现简易电子琴下载配 置44.1交通管理器 设计方案分析交通管 理器设计方 案分析4.1.1.1 交通管理器设计需 求分析4.1.1.2 交通管理器原理框图设计4.1.1.3 交通管理器的工作流 程图设计现代数字 系统设计 室；配置 PC机， FPGA开辟 板，安装 Quartus H9.0 软 件12 4.

27、1 Verilog HDL与原理图混合设计方 法4.2交通管理器 综合设计与时序仿真交通管 理器核心控 制模块的 Verilog HDL 描述与时序 仿真4.2.1.1 新建工程4.2.1.2 添加设计文件，建立核 心控制模块的Verilog HDL 源程序设计文件4.2.1.3 仿真文件，进行 核心控制模块时序仿真交通管 理器显示模 块的 Verilog HDL描述与 时序仿真添加设计文件，建立显 示模块的Verilog HDL源程 序设计文件4.222添力口仿真文件，进行显 示模块时序仿真交通管 理器顶层电 路原理图设 计与时序仿 真4.2.3.1 将核心控制模块的 Verilog HDL

28、设计转换成原理 图图标4.2.3.2 将显示模块的 Verilog HDL设计转换成原理 图图标4.2.3.3 利用核心控制模块 与显示模块原理图图标进行 交通管理器的顶层电路原理 图设计4.2.3.4 设计文件，建立 交通管理器的顶层电路原理 图设计文件4.2.3.5 仿真文件，进行 交通管理器时序仿真4.3交通管理器 硬件实现分频模 块设计431.1 添加设计文件，建立分 频程序模块的Verilog HDL 程序设计431.2 将分频程序模块的 Verilog HDL设计转换成原理 图图标431.3 .3修改交通管理器顶层 原理图，添加分频模块交通管 理器硬件实 现432.1添加约束文件，

29、进行父 通管理器管脚指定交通管理器的综合 实现4.323交通管理器下载配 置5 :5.1步进机电控 制器设计方 案分析步进电 机控制器设 计方案分析5.1.1.1 步进机电控制器设 计需求分析5.1.1.2 步进机电控制器的工作时序图5.1.1.3 步进机电控制器的 状态机结构框图现代数字 系统设计 室；配置PC机， FPGA开辟 板，安装 Quartos II 9.0 软 件4 6.1有限状态机 的设计6.2步进机电控制技术4.2步进机电控 制器 Verilog HDL描述 与时序仿 真步进电 机控制器状 态机的 Verilog HDL 描述521.1新建工程521.2添加设计文件，建立 步

30、进电机控制器状态机的Verilog HDL源程序设计文件步进电 机控制器的 时序仿真添加仿真文件，进行 步进机电控制器时序仿真5.3步进机电控 制器硬件实 现步进电 机控制器硬 件实现531.1 添加约束文件，进行步 进机电控制器管脚指定531.2 步进机电控制器的综合实现531.3 .3步进机电控制器下 载配置4020果时小”60注：(1)案例模块 意指对案例的分解。(2)实践任务意指对完成案例模块工作任务分解；(3)理论基础意指完成实践任务所需要的知识参考(4)教学环境一意指实践教学场地分类：分为普通教室、多媒体教室、实验室、校外实习实训基地。实践教学场地软硬件要求：如主要仪器设备、PC机

31、、软件平台等。(5)符号说明：指教师须讲精讲透的内容:指导学生自主学习的内容2：表示所对应指定教材的第二章7.1：表示所对应指定教材的第七章第一节三、考核项目及评价标准1、过程考核案例 模块 序号分值比例考核 项目评价标准成绩( 百分 制)优良合格1.11.210半加 器的原理 图设计与 时序仿真122全力口 器的原理 图设计与 时序仿真四位 加法器的 原理图设 计与时序仿真(1 )能独立完成Quartus II 9.0软件的安装、卸载及 系统配置要求。(2)掌握 Quartus II 9.0 操作 流程，能较熟练使用原理图 设计方法进行四位加法器 的设计，原理图设计合理, 布局美观，器件选择

32、符合 要求，命名规范，并能独立 解决设计过程中碰到的问 题。(3)能独立添加仿真文件， 并能使用Quartus H 9.0软件 进行数字电子钟的时序仿 真，仿真结果正确，并能对 仿真结果进行详细分析。(4)能指导其他成员进行 相关的实践操作。(1 )能独立添加约束文件，(1 )能独立完成Quartus II 9.0软件的安装、卸载及 系统配置要求。(2)掌握Quartus 119.0操作流 程，能较熟练使用原理 图设计方法进行四位加 法器的设计，原理图设 计符合要求，并能在教师 或者同学指导下解决设计 过程中碰到的问题。(3 )能独立添加仿真文件, 并能使用Quartus II 9.0软 件进

33、行数字电子钟的时序 仿真，仿真结果正确，并 能对仿真结果进行分析。(1 )能独立添加约束文(1 )能在教师或者同学指 导下完成Quartus II 9.0软 件的安装、卸载及系统配 置要求。(2)掌握 Quartus II 9.0 操 作流程，能使用原理图 设计方法进行四位加法器 的设计，原理图设计符合 要求，并能在教师或者同 学指导下解决设计过程 中碰到的问题。(3)能在教师或者同学指 导下添加仿真文件，并能 使用Quartus II 9.0软件进 行数字电子钟的时序仿真， 仿真结果基本正确。1.310四位 加法器硬 件实现进行四位加法器管脚指定， 管脚选择合理，与硬件电路 对应关系明确。(

34、2)能独立完成四位加法 器的综合实现，并能根据综 合、实现后的提示信息，找 到错误出处并纠正。(3)能独立完成四位加法器 下载配置，编程下载成功 并能对各关键操作有详细 分析，能提出一些较好建 议。件，进行四位加法器管脚 指定，管脚选择合理。(2 )能独立完成四位加法器的 综合实现，并能根据综合. 实现后的提示信息，在教 师或者同学提示下找到错 误出处并纠正。(3)能独立完成四位加法器下 ，载配置，编程下载成功，并能对各关键操作有普通 分析。(4)设计报告按时上交，(1 )能在教师或者同学指 导下添加约束文件，进 行数字电子钟管脚指定， 管脚选择合理。(2)能在教师或者同学指 导下完成四位加法

35、器的 综合实现，在教师或者 同学指导下能根据综合、 实现后的提示信息，找 到错误出处并纠正。(3)能在教师或者同学指 导下完成四位加法器下 载配置，编程下载成功。(4)设计报告按时上交，原 理图正确，管脚指定合玛 思路清晰，书写规范，结 果正确。原理图正确，管脚指定合 ，理，思路比较清晰，书写 比较规范，结果正确。(4)设计报告按时上交， 原理图基本正确，管脚指 定合理，思路基本清晰， 书写基本规范，结果无重 大错误。2.12.215三人 表决器的 VerilogHDL描述与 时序仿真(1 )能独立完成三人表决器 Verilog HDL源程序设计， 程序结构合理，语句使用正巡 符合设计需求。(

36、2)掌握 Quartus II 9.0文本输入方法操 作流程，能熟练使用Verilog HDL语言设计方法进行三 人表决器的设计，并能独 立解决设计过程中碰到的 问题。(3)能独立添加仿真文件，并能使用 Quartus II 9.0软件进行三人 表决器的时序仿真，仿真结 果正确，并能对仿真结果进 行详细分析。(4)能用多种方法设计三 人 表决器，并能指导其他成员 进行相关的实践操作。(1 )能独立添加约束文件，(1 )能在少量提示下完成 三人表决器Verilog HDLL ，源程序设计，程序结构比 较合理，语句使用基本正 确，符合设计需求。(2)掌握 Quartus II 9.0 文 本输入方

37、法操作流程，能 较熟练使用Verilog HDL 语言设计方法进行三人表 决器的设计，并能在少量 提示下解决设计过程中碰 到的问题。(3 )能独立添加仿真文件, 并能使用Quartus II 9.0软 件进行三人表决器的时序 仿真，仿真结果正确，并 能对仿真结果进行普通分 析。(书能提出其它方法设计三人表决播 (1 )能独立添加约束文(1 )能在教师和同学指导 下完成三人表决器 Verilog HDLL源程序设计， 程序结构基本合理，语句 使用基本正确，基本符合 设计需求。(2)基本掌握Quartus II 9.0文本输入方法操作流 程，能在教师和同学指导 下使用Verilog HDL语言 设

38、计方法进行三人表决器 的设计，并能在教师和同 学指导下解决设计过程中 碰到的问题。(3)能在教师和同学指导 下添加仿真文件，并能使 用Quartus II 9.0软件进行 三人表决器的时序仿真， 。仿真结果正确。2.35三人 表决器硬 件实现进行三人表决器管脚指定， 管脚选择合理，与硬件电路 对应关系明确。(2 )能独立完成三人表决 器的综合实现，并能根据综 合、实现后的提示信息，找 到错误出处并纠正。(3)能独立完成三人表决 器下载配置，编程下载成 功，耗时少(提前20分钟以 上完成任务)，并能对各关 键操作有详细分析，能提出 一些较好建议。(4)设计报告按时上交， 源程序正确，思路清晰，书

39、 写规范，结果正确，分析合 理。(1 )能独立完成简易电子件，进行三人表决器管脚 指定，管脚选择合理。(2)能独立完成三人表决 器的综合实现，并能根据 综合、实现后的提示信息， 在教师或者同学的提示下 找到错误出处并纠正。(3)能独立完成三人表决 器下载配置，编程下载成 功，耗时较少(提前10分 钟以上完成任务)，并能对 各关键操作有普通分析。(4)设计报告按时上交，源 程序正确，思路比较清晰, 书写比较规范，结果正确, 分析比较合理。(1)能在少量提示下完成(1 )能在教师和同学指导 下添加约束文件，进行三 人表决器管脚指定，管脚 选择合理。(2)能在教师和同学指导 下完成三人表决器的综合

40、实现，并能根据综合、实 现后的提示信息，在教师 或者同学的指导下找到错苗 出处并纠正。(3)在教师和同学指导 下，能在规定的时间内完 成三人表决器下载配置， 编程下载成功。(4)设计报告按时上交， 源程序基本正确，思路基 本清晰，书写基本规范， 结果无重大错误。3.13.225控制 电路模块琴Verilog HDL源程序设简易电子琴Verilog HDL(1)能在教师和同学指导 下完成简易电子琴的 Verilog 描述与时序仿真3.2.2 分频 系数、LED 数据产生模块的 Verilog 描 述与时序仿真3.2.3 可控 分频模块 的 Verilog 描述与时序仿真计，程序结构合理，语句使用

41、 正确，符合设计需求。(2) 掌握Quartus II 9.0文本输入 方法操作流程，能熟练使用 Verilog HDL语言设计方法 进行简易电子琴的设计， 并能独立解决设计过程中确 到的问题。(3)能独立添加仿真文件，并能使用 Quartus II 9.0软件进行简易 电子琴的时序仿真，仿真结 果正确，并能对仿真结果进 行详细分析。(4)能用多种方法设计简易 电子琴，并能指导其他成员 进行相关的实践操作。(1 )能独立添加约束文件，源程序设计，程序结构比 较合理，语句使用基本正 确，符合设计需求。(2) 掌握Quartus II 9.0文本 输入方法操作流程，能较 熟练使用Verilog H

42、DL语 言设计方法进行简易电 子琴的设计，并能在少量 提示下解决设计过程中碰 到的问题。(3)能独立添加仿真文件 ，并能使用 Quartus II 9.0 软件进行简易电子琴的时 序仿真，仿真结果正确， 并能对仿真结果进行普通 分析。(4)能提出其它方法设计简易电子琴。(1 )能独立添加约束文Verilog HDL源程序设计， 程序结构基本合理，语句 使用基本正确，基本符合 设计需求。(2)基本掌握Quartus II 9.0文本输入方法操作流 程，能在教师和同学指导 下使用Verilog HDL语言 设计方法进行简易电子琴 的设计，并能在教师和同 学指导下解决设计过程中 碰到的问题。(3)能

43、在教师和同学指导下 添加仿真文件，并能使 用Quartus II 9.0软件进行 简易电子琴的时序仿真， 仿真结果正确。3.310简易 电子琴硬 件实现进行简易电子琴管脚指定， 管脚选择合理，与硬件电路 对应关系明确。(2)能独立完成简易电子琴的 综合实现，并能根据综合、 实现后的提示信息，找到错 误出处并纠正。(3)能独立完成简易电子琴下 载配置，编程下载成功， 耗时少(提前20分钟以上完 成任务)，并能对各关键操 作有详细分析，能提出一些 较好建议。(4)设计报告按时上交，源程序正确 ，思路清晰，书写规范，结 果正确，分析合 理。件，进行简易电子琴管脚 指定，管脚选择合理。( 2)能独立完

44、成简易电子琴 的综合实现，并能根据综 合、实现后的提示信息， 在教师或者同学的提示下 找到错误出处并纠正。(3)能独立完成简易电子 琴下载配置，编程下载成 功，耗时较少(提前10分 钟以上完成任务)，并能对 各关键操作有普通分析。 (4)设计报告按时上交， 源程序正确，思路比较清 晰，书写比较规范，结果 正确，分析比较合理。(1 )能在教师和同学指导 下添加约束文件，进行简 易电子琴管脚指定，管脚 选择合理。(2)能在教师和同学指导下完 成简易电子琴的综合实 现，并能根据综合、实 现后的提示信息，在教师 或者同学的指导下找到 错误出处并纠正。(3 )在教师和同学指导 下，能在规定的时间内完 成

45、简易电子琴下载配置， 编程下载成功。(4)设计报告按时上交， 源程序基本正确，思路基 本清晰，书写基本规范， 结果无重大错误。4.14.210交通 管理器核 心控制模块的VerilogHDL描述与时序仿真交通 管理器显(1)能正确进行交通管理器(的原理框图设计。基本1(2)能正确绘制交通管理器( 工作流程图。图基本正(3)能独立编写核心控制模(Verilog HDL源程序。心控(4)能独立编写显示模块的源Verilog HDL 源程序。(4)(5)能独立生成底层模块的Vc)交通管理器的原理框图(1 )1确。基本正确。2)交通管理器的工作流程(2 确。图基本正确。3)能在少量提示下进行核(3) 1模块的Verilog HDL心控制用 程序。源程序。能独立编写显示模块的(4)能 rilog HDL源程序。编写