《基于FPGA的等精度频率计的设计 .doc》由会员分享，可在线阅读，更多相关《基于FPGA的等精度频率计的设计 .doc（27页珍藏版）》请在taowenge.com淘文阁网|工程机械CAD图纸|机械工程制图|CAD装配图下载|SolidWorks_CaTia_CAD_UG_PROE_设计图分享下载上搜索。
1、基于FPGA的等精度频率计的设计学生姓名：罗雪晶 指导教师：梁西银学生届别：2009届 专业：电子信息工程班级：2005级（1）班 学号：摘 要本文提出了一种采用VHDL语言在FPGA（EP1C12Q240C8）平台上设计实现等精度频率计的方法。该方法设计的频率测量系统在对频率变化范围较大的信号进行频率测量时能够满足高速度、高精度的测频要求。系统的软件设计、编译、调试、仿真以及下载工作采用Quartus6.1完成。该等精度频率计的测量频率值采用VGA显示，同时显示10秒内频率的测量情况，具有良好的人机界面。关键词：FPGA、VHDL、等精度、频率计、VGAABSTRACTThis paper
2、mainly introduces a method which uses VHDL language in the FPGA (EP1C12Q240C8) platform designed to achieve the frequency accuracy. This method is designed frequency measurement system in the frequency range of the signal frequency measurements to meet the high-speed, high-precision frequency measur
3、ement requirements. System software designing, compiling, debugging, simulation, and downloading the work are all completed by the use of Quartus 6.1.The system uses VGA display to show the measured value of the frequency of precision, at the same time it shows the frequency of measurements in 10 de
4、sign has a good man-machine interface. And has realized broad band measurement and can meet the request of high speed and high degree of accuracy.KeywordsFPGA,VHDL, Precision survey,frequency meter,VGA目录引言- 3 -1.原理分析- 4 -1.1等精度频率测量原理- 4 -1.2误差分析- 5 -2.概述- 6 -2.1 FPGA可编程逻辑器件- 6 -2.2 VHDL硬件描述语言- 7 -2.
5、3 Quartus 开发环境- 8 -2.4 E-PLAY-SOPC 系列开发板- 9 -2.5 EP1C12Q240C8 芯片- 9 -2.6 IP Core- 10 -3.总体设计- 10 -3.1流程图设计- 10 -3.2系统设计框图- 11 -4详细设计- 13 -4.1 前端信号处理- 13 -4.2 分频器的设计- 13 -4.3 除法器的IP Core 调用- 14 -4.3.1 设计中的除法器应用- 14 -4.3. 2 除法器IP Core的调用方法如下：- 14 -4.4 译码电路的实现- 15 -4.5显示模块的设计实现- 16 -4.5.1方案选择- 16 -4.5.
6、2 VGA接口的原理- 17 -4.5.3 VGA接口的时序分析- 18 -4.5.4 VGA接口驱动波形仿真- 19 -4.5.5 VGA接口的驱动程序的设计实现- 20 -4.6系统综合及布局布线- 22 -4.7引脚分配- 22 -5.测试- 23 -5.1 测试仪器- 23 -5.2 测试数据- 24 -结论- 24 -致谢- 25 -参考文献- 26 -附录1- 27 -基于FPGA的等精度频率计的设计引言频率是常用的物理量，频率测量是电子测量技术中最基本的测量之一。在现代信号分析和处理领域中，高精度的频率测量有非常重要的意义。常用的测频方法有计数法和周期法。计数法是在预制的闸门时间
7、Tw内测量被测信号的脉冲个数Nx，进行换算得出被测信号的频率为fx=Nx/Tw。这种测量方法的测量精度取决于闸门时间和被测信号频率。当被测信号频率较低时将产生较大误差，除非闸门时间取得很大。周期法是在被测信号的一个周期Tx内，测量标准信号(周期Tc)Fs/Fs的周期个数Ns，进行换算得出被测信号的频率为fx=fc/Ns。这种测量方法的测量精度取决于被测信号的周期和计时精度。测量以频率为参数的被测信号，通常采用的是测频法或测周法。但是，当频率变化较大，如范围为100Hz100KHz时，测频法和测周法就存在着很大的局限性，难以实现宽频带、高精度的测量。所以，当要求有一种测频方法能对频率变化范围较大
8、的信号进行高精度的测量时，就必须采用等精度的测频技术。本文采用的测量方法克服了以上两种方法的缺点，测频精度与被测信号的频率大小无关，从而保证了频率的等精度测量。本文运用等精度测量原理，采用基于FPGA的VHDL语言设计了一款数字频率计，该频率计可在较宽定的频率范围内对频率进行测量，并可通过调整闸门时间预置测量精度。选取的这种综合测量法作为数字频率计的测量算法，提出了基于FPGA 的数字频率计的设计方案。给出了该设计方案的实际测量效果，证明该设计方案切实可行，能达到较高的频率测量精度。1.原理分析1.1等精度频率测量原理基于传统测频原理的频率计的测量精度将随被测信号频率的下降而降低，在实用中有较
9、大的局限性。而等精度频率计不但具有较高的测量精度，并且在整个频率区域保持恒定的测量精度。等精度频率测量技术又叫做多周期同步测量计算，是在直接测频方法的基础上发展起来的。它的闸门时间不是固定的值。而是被测信号周期的整数倍，即与被测信号同步，消除了对被测信号计数所产生1个字的误差，测量精度大大提高，而且达到了在整个测量频段的等精度测量。其测频原理图如图1所示。图1 等精度测量原理波形图由图可知，等精度测量法的机理是在标准频率比较测量法的基础上改变计数器的计数开始和结束与闸门门限的上升沿和下降沿的严格关系。在测量过程中，有两个计数器分别对标准频率信号和被测频率信号同时计数。首先给出闸门开启信号（预置
10、闸门上升沿），当闸门门限的上升沿到来时，如果待测量信号的上升沿未到时两组计数器也不计数，只有在待测量信号的上升沿到来时，两组计数器才开始计数；然后预置闸门关闭信号（下降沿）到时，如果待测量信号的一个周期未结束时两组计数器也不停止计数，只有在待测量信号的一个周期结束时两组计数器才停止计数。完成一次测量过程。可以看出，实际闸门时间T与预置闸门时间T1并不严格相等，但差值不超过被测信号的一个周期。这样就克服了待测量信号的脉冲周期不完整的问题，其误差只由标准频率信号产生，与待测量信号的频率无关。因此可以实现精度的恒定。等精度频率计的原理图如图2所示图2 等精度频率计原理图图中预置门控信号是宽度为T的一
11、个脉冲，Bcount和Dcount是两个可控计数器，标准频率信号从Bcount的时钟输入端clk输入，其频率为Fs；经整形后的被测信号从Dcount的时钟输入端clk输入，当预置门控信号为高电平时，经整形后的被测信号的上沿通过控制模块的en端同时启动计数器Bcount和Dcount。Bcount、Dcount分别对被测信号(频率为Fx)和标准频率信号(频率为Fs)同时计数。当预置门信号为低电平时，随后而至的被测信号的上沿将使这两个计数器同时关闭。设在一次预置门时间T中对被测信号计数值为Nx；对标准频率信号的计数值为Ns，则下式成立：Nx/Fx=Ns/Fs （1）则待测频率信号的频率值为：Fx=
12、(Nx/Ns)Fs （2）1.2误差分析设在1次实际闸门时间T中计数器对被测信号的计数值为Nx，对标准信号的计数值为Ns。标准信号的频率为Fs，则有：Nx/Fx=Ns/Fs （1）Fx=(Nx/Ns)Fs （2）有式（2）可知，若忽略标额的误差Fs，则等精度频率测量可能产生的相对误差为=（|Fx-Fe|Fe） 100% （3）其中，Fe为被测信号频率的准确值。在测量中，由于Fx计数的起停时间都是由该信号的上升沿触发的，在闸门时间T内对Fx的计数Nx无误差（T=Nx-tx）；对Fs的计数Ns最多相差1个数的误差，即|Ns|1,其测量频率为:Fe=Nx/(Ns +Ns)/Fs （4）由以上（1）、
13、（2）、(3)式可得=|Ns|/Ns （5）测量的相对误差小于1/Ns，而Ns=TFs(T为实际闸门时间)，所以，只要选定标准频率和时间闸门，相对误差是个确定的值，和被测频率的大小无关，从而实现了等精度测量。由相对误差公式可以得出以下结论：(1)相对测量误差与频率无关。(2)增大T或提高Fs，可以增大Ns，减少测量误差，提高测量精度。(3)标准频率误差为Fs/Fs。(4)等精度测频方法测量精度与预置门宽度和标准频率有关，与被测信号的频率无关。在预置门时间和常规测频闸门时间相同，而被测信号频率不同的情况下，等精度测量法的测量精度不变，而常规的直接测频法精度随着被测信号频率的下降而下降。2.概述2
14、.1 FPGA可编程逻辑器件FPGA是现场可编程门阵列（Field Programmable Gate Array）的简称。FPGA器件及其开发系统是开发大规模数字集成电路的新技术。它利用计算机辅助设计，绘制出实现用户逻辑的原理图、编辑布尔方程式或用硬件描述语言等方式作为设计输入；然后经一系列转换程序、自动布局布线、模拟仿真的过程；然后生成配置FPGA器件的数据文件，对FPGA器件初始化。这样就实现了满足用户要求的专用集成电路，真正达到了用户自行设计、自行研制和自行生产集成电路的目的。FPGA自1985年由美国 Xilinx 公司发明以来，得到非常迅速的发展。FPGA显著的优点是开发周期短、投
15、资风险小、产品上市速度快、市场适应能力强和硬件升级回旋余地大，而且当产品定型和产量扩大后，可将在生产中达到充分检验的VHDL设计迅速实现ASIC投产。由于它的诸多优点，日益受到系统设计工程师的青睐。它将定制ASIC的高集成度，高性能的优点与用户可编程器件(PAL，GAL)的灵活方便的特点结合在一起，从而避免了用定制ASIC设计的高成本、高风险、设计周期长和使用可编程器件低密度的缺点。可以说，FPGA的出现是电路器件和电路设计领域的一场革命。FPGA具有硬件结构可重构的特点。适合于算法结构固定、运算量大的前端数字信号处理。新近推出的FPGA产品都采用多层布线结构，更低的核心电压，更丰富的IO管脚
16、，容量可达到100 k个逻辑单元（LES），内置嵌入式RAM资源，内部集成多个数字锁相环，多个嵌入的硬件乘法器，所有这一切都使得FPGA在数字信号处理领域显示出自己特有的优势。FPGA作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。 FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个新概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。 目前FPGA的
17、品种很多，有XILINX的XC系列、TI公司的TPC系列、ALTERA公司的FLEX系列等，本设计使用ALTERA公司的EP1C12Q240C8芯片。2.2 VHDL硬件描述语言VHDL(Very-High-Speed Integrated Circuit Hardware Description Language)诞生于1982年，1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言 。1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本（简称93版）。现在，VHDL和Ver
18、ilog作为IEEE的工业标准硬件描述语言，又得到众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设
19、计的基本点。应用VHDL进行工程设计的优点是多方面的。与其他的硬件描述语言相比，VHDL具有更强的行为描述能力 ：VHDL丰富的仿真语句和库函数，使得在设计的早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟； VHDL语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能；对于用VHDL完成的一个确定的设计，可以利用EDA工具进行逻辑综合和优化，并自动的把VHDL描述设计转变成门级网表；VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管理最终设计实现的目标器件是什么，而进行独立的设计。2.3 Quartus 开发环境Altera Qua
20、rtus II设计软件提供完整的多平台设计环境，能够直接满足特定设计需要，为可编程芯片系统(SOPC)提供全面的设计环境。Quartus II 软件含有 FPGA 和 CPLD 设计所有阶段的解决方案 ( 图3 )。此外，Quartus II 软件为设计流程的每个阶段提供 Quartus II 图形用户界面、EDA工具界面以及命令行界面。可以在整个流程中只使用这些界面中的一个，也可以在设计流程的不同阶段使用不同界面。图3 Quartus 的设计流程2.4 E-PLAY-SOPC 系列开发板E-Play-SOPC 适配器为符合 E_Play 总线标准的 SOPC 适配器，同时作为 EDA-VI
21、的标准适配器使用，通过 E_Play 总线插槽可以方便的外扩多种功能板，用户也可以自行制作开发适合自己功能板，通过 E_Play 总线插槽方便的与适配器及其它功能板进行连接组成一个小型应用系统。E_Play-SOPC适配器布局如图4:图4 E_Play-SOPC适配器布局图2.5 EP1C12Q240C8 芯片EP1C12Q240C8是 ALTERA公司的Cyclone系列芯片，它支持50MHZ的内部时钟频率，可以提供12060个逻辑单元，239616 bits的存储器单元，内嵌了2个锁相环。其型号标识和参数如下表所示。EP1C12Q240C8 / EP1C12Q240C8N 的型号标识EP1
22、C系列标识，属于Cyclone12器件型号Q封装为PQFP (1)240引脚数C应用级别为商业级 (2)8速度等级N 符合无铅标准EP1C12Q240C8 / EP1C12Q240C8N 其他参数家族FPGAI/O口数目173 工作电压1.4V3.6V 工作温度0 85 2.6 IP Core随着FPGA技术的发展，芯片的性能越来越强、规模越来越大、开发的周期越来越长，使得芯片设计业正面临一系列新的问题：设计质量难以控制，设计成本也越来越高。IP（Intelligence Property）技术解决了当今芯片设计业所面临的难题。IP是指可用来生成ASIC和PLD的逻辑功能块，又称IP核（IP
23、Core）或虚拟器件（VC）。设计者可以重复使用已经设计并经过验证的IP核，从而专注于整个系统的设计，提高设计的效率和正确性，降低成本。 IP核（IP Core）是指用于产品应用专用集成电路（ASIC）或者可编辑逻辑器件（FPGA）的逻辑块或数据块。将一些在数字电路中常用但比较复杂的功能块，如FIR滤波器，SDRAM控制器，PCI接口等等设计成可修改参数的模块，让其他用户可以直接调用这些模块，这样就大大减轻了工程师的负担，避免重复劳动。随着CPLD/FPGA的规模越来越大，设计越来越复杂，使用IP核是一个发展趋势。理想地，一个知识产权核应该是完全易操作的也就是说，易于插入任何一个卖主的技术或者
24、设计方法。丰富的IP内核模块库为快速地设计专用集成电路和单片系统以及尽快占领市场提供了基本保证。3.总体设计3.1流程图设计根据等精度测频的基本原理，本文设计方案的基本思想是分为十个模块来实现其功能，如图5所示，并且分别用VHDL硬件描述语言对其进行编程，并在EDA（电子设计自动化）工具的帮助下，用FPGA（EP1C12Q240C8）实现等精度频率计的设计原理及相关程序。首先，预置闸门时间，然后使标准频率输入标准频率计数器，待测频率通过施密特触发器整形后输入待测频率计数器，在同一个闸门时间的控制下，令两个计数器开始计数，闸门时间关闭后计数器停止计数，并在下一个闸门时间到来之前将计数器清零；将读
25、取的待测计数器和标频计数器的计数值分别送入乘法器和除法器，运算的最终结果四舍五入后送入译码器进行BCD转换，将结果送入锁存器，最后做柱形换算和显示。控制闸门时间读取标准频率计数值Ns读取待测频率计数值Nx10NxFs10NxFsNsBCD转换VGA显示余数四舍五入频率分布柱形换算施密特触发器标准频率待测频率标准频率锁存器图5 设计流程图3.2系统设计框图 根据系统设计流程图拟定系统框图。由于等精度频率计是一个需对频率信号进行等精度测量和显示的系统，因此它需要设置控制电路、计数电路、计算电路、译码显示电路等。控制电路的功能是对计数电路进行工作和时序的控制。其控制要求为：先使标准频率计数电路和待测
26、频率计数电路在2s内进行计数，计数结果分别送入乘法器和除法器。在第一个测量显示周期结束后，控制电路将再次发出控制信号，先对功能电路清零，然后使系统开始第二个测量周期的工作。计数电路是对被测频率信号进行频率计数测量的主功能电路。由于被测信号频率是未知的，因此用计数电路测量时，使用27位的二进制计数器（由于闸门时间设定为2s，因此，频率最大可测67MHz）。根据公式Fx=(Nx/Ns)Fs，将读取的待测频率计数值乘以标准频率（50MHz），并扩大10倍，再除以标准频率计数值，将余数四舍五入，最终结果送入译码电路进行BCD码转换，最后送入显示电路进行显示。在显示电路中，显示的数值左移一位，以显示频率
27、值小数点后一位数。根据拟定的系统框图，用VHDL语言对各个模块进行编程，经过编译和仿真，确认无误后，生成Symbol，利用生成的Symbol组成系统框图。图6 系统框图4详细设计4.1 前端信号处理由于施密特除法器具有波形整形的作用，因此在信号输入端加入一个施密特触发器，以便可以测量正弦信号和三角波信号等信号。本设计中采用专用施密特触发器74HC14来进行波形变换。74HC14是非门施密特触发器，供电电压为26V,各引脚功能如下：1-1A， 2-1Y， 3-2A ，4-2Y， 5-3A ，6-3Y， 7-电源【地】8-4Y， 9-4A， 10-5Y， 11-5A ，12-6Y ，13-6A ，
28、14-电源【+】接好电源和地 6组A Y 就是6个非门， A为输入端， Y为输出端4.2 分频器的设计分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL，Xilinx的DLL)来进行时钟的分频、倍频以及相移设计，但是，对于时钟要求不太严格的设计，通过自主设计进行时钟分频的实现方法仍然非常流行。首先这种方法可以节省锁相环资源，再者，这种方式只消耗不多的逻辑单元就可以达到对时钟操作的目的。本系统的系统时钟为50MHz，需分频得到0.5Hz、1Hz的频率，分别用于门闸时间和显示器的显示时间。本设计主要采用的分频方法的主程序如下：pr
29、ocess(clk)is-clk为系统时钟，50MHzvariable q:integer range 0 to ;-q为计数值beginif clkevent and clk=1 thenif q= then-当计数到时将q归零q=0;-使gate信号取反，这样就得gate=not gate;-到了1Hz的频率信号elseq:=q+1;end if;end if;end process;4.3 除法器的IP Core 调用4.3.1 设计中的除法器应用IP（知识产权）核将一些在数字电路中常用，但比较复杂的功能块，如FIR滤波器、SDRAM控制器、PCI接口等设计做成一个“黑盒”或者是可修改参
30、数的模块，供设计者使用。调用IP核能避免重复劳动，大大减轻设计人员的工作量。采用IP核实现除法器，不但节省了大量资源，同时还大大提高了系统时钟。本设计中的除法器主要应用于以下两个方面：用于运算公式Fx=(Nx/Ns)Fs的除法部分，以得到待测频率的频率值；用于运算10秒内柱形显示的显示高度。柱形显示说明：显示界面的纵坐标轴为200行，显示10MHz的频率，那么一行代表50K，则该除法器的除数则为50000，被除数为第一步得到的待测频率的频率值。4.3. 2 除法器IP Core的调用方法如下： 选择tool/MegWizard PlugIn Manager，建立一个IP文件；选择一个除法器，选
31、用VHDL语言，如图7所示图7 输入被除数与除数的位数 添加一个时钟输入端，流水线15，选择速度优先，如图8所示图8生成除法器IP Core新建一个工程，将生成的IP Core添加到工程当中即可。生成的IP Core 除法器如图9所示图9 IP Core除法器4.4 译码电路的实现设计中需将换算得到的频率值（二进制数）换算成BCD码，以便送入显示模块进行数据显示。二进制转换BCD码的主要思路：根据二进制的位数设定显示的位数，如：二进制位12位（4095），则转换后显示的十进制为4位。设定四位输出端d3,d2,d1,d0，需转换的数位a，如果二进制数大于（1000）则，则a-“”,d3+1,如果
32、二进制数大于（100），则a-“”,d2+1,依次类推。二进制转换BCD码的部分程序如下：process(clk)isbeginif clkevent and clk=1 thenmid_in=din;present_state d0=0000;d1=0000;d2=0000;d3=0000;-数值输入d4=0000;d5=0000;d6=0000;d7=0000;d8=0000;present_stateif mid_in=000 then -;mid_in=mid_in-000;d8时min_in-present_state=001 then-1mid_in=mid_in-001;d0=d
33、0+1;present_state=s1;elsepresent_statey0=d0;y1=d1;y2=d2;y3=d3;y4=d4;y5=d5;y6=d6;y7=d7;y8=d8;-数值输出present_statepresent_state=s0;end case;end if;end process;本程序主要显示9位十进制数值。4.5显示模块的设计实现4.5.1方案选择方案一、使用数码管（LED）显示数码管显示比较简单方便，价格低廉，但是根据系统要求要显示多种信息，如果用数码管显示信息显得不太方便，并且人机界面也不够良好。方案二、使用点阵型液晶（LCD）显示点阵型液晶模块OCM48C
34、是12864点阵的汉字图形型液晶显示模块，可以显示汉字和图形，内置国标GB2312码简体中文字库（1616点阵）、128个字符（816点阵）及64256点阵显示RAM(GDRAM)。提供两种连接方式与CPU直接连接：8位并行及串行两种连接方式。不需要占用太多的I/O口，控制比较方便，功能较多，显示清晰，实现多种信息的显示很方便。但显示颜色单一，并且需要外接电路，给系统的开发带来了不必要的麻烦。方案三、采用VGA显示VGA(Video Graphics Array)是IBM在1987年随PS2机一起推出的一种视频传输标准，具有分辨率高、显示速率快、颜色丰富、具有良好的人机界面等优点，在彩色显示器
35、领域得到了广泛的应用。采用 FPGA( 现场可编程门阵列 ) 设计 VGA 接口可以将要显示的数据直接送到显示器，节省了计算机的处理过程，加快了数据的处理速度，节约了硬件成本；另外，本系统选用的Cyclone系列EP1C12开发板带有VGA接口，因此，选择VGA作为显示模块为系统的开发带来了方便。综上所述，本设计的显示模块采用方案三。4.5.2 VGA接口的原理显示适配器有多种形式，它可按照所符合的视频显示标准来分类，业界制定了多种显示标准，从最初的 MDA 经历了 CGA ， EGA ， VGA ， XGA,SVGA等的发展过程。与相应的显示适配器标准相配的显示器也称之为EGA，VGA，XG
36、A显示器等。实际上显示器的标准主要反映在它们的接口，显示功能和行、场工作频率上。CRT显示器的扫描方式： 当栅扫描方式从上向下依次顺序扫描完一场称逐行扫描。一行用行频控制（ hs ） , 一场用场频控制（ vs ）。扫完一行回来叫行消隐，扫完一场回来叫场消隐。 随机扫描方式VGA 接口标准时钟频率： 25.175MHz( 像素输出的频率 ) ；行频： 31.469Hz ；场频：59.94 Hz 。显示器采用光栅扫描方式，即轰击荧光屏的电子束在CRT屏幕上从左到右（受水平同步信号HS控制）、从上到下（受垂直同步信号VS控制）做有规律的移动。光栅扫描又分为逐行扫描和隔行扫描。电子束采用光栅扫描方式
37、，从屏幕左上角一点开始，向右逐点进行扫描，形成一条水平线；到达最右端后，又回到下一条水平线的左端，重复上面的过程；当电子束完成右下角一点的扫描后，形成一帧。此后，电子束又回到左上方起点，开始下一帧的扫描。这种方法就是说的逐行扫描显示。而隔行扫描指电子束在扫描时每隔一行扫一线，完成一屏后再返回来扫描剩下的县，这与电视机的原理一样。隔行扫描的显示器比逐行扫描闪烁的更厉害，也会让使用者的眼睛更疲劳。目前微机所用显示器几乎都是逐行扫描。完成一行扫描所需时间称为水平扫描时间，其倒数称为行频率；完成一帧（整屏）扫描所需时间称为垂直扫描时间，其倒数为垂直扫描频率，又称刷新频率，即刷新一屏的频率。常见的有60
38、Hz、75Hz等，标准VGA显示的场频60Hz，行频为31.5kHz.4.5.3 VGA接口的时序分析设计 VGA 图像显示控制需要注意两个问题 ：一个是时序的驱动，这是完成设计的关键，时序稍有偏差，显示必然不正常，甚至会损坏彩色显示器；另一个是 VGA信号的电平驱动。显示控制器设计提示：显示器技术规格提供的行频一般在 30 k Hz 45 kHz( 保守数据 ) ，场频一般在 50 Hz 75 Hz( 保守数据 ) 。针对以上保守数据，设计分辨率为 640480 的显示接口（如图10所示），以 30 kHz 的行频进行扫描时所需时钟频率为： 30 kHz 800( 行周期 )=24 MHz
39、，则场频为： 30kHz 525( 场周期 ) = 5.14 Hz。VGA电平：VSYNC，HSYNC为标准TTL电平，0V3.3V。RGB的电平在0V0.7V之间（0V为黑色，0.7V为全色）。场扫描时序要求/行，（即输出一行line的时间间隔）：Ta（场同步头：2 Tb：25 Tc：8 Td（行图像）：480Te：8 Tf：2 Tg（场周期）：525行消隐行消隐图像下一行图像TcTbTaTdTfTeRGBHSTg场消隐场消隐图像下一场图像TcTbTaTdTfTeRGBVSTg行扫描时序要求/像素，（即输出一个像素Pixel的时间间隔）：Ta（行同步头：96 Tb：40 Tc：8 Td（行图
40、像）：640Te：8 Tf：8 Tg（行周期）：800图10 VGA接口的时序图在VGA中，水平同步脉冲在光栅扫描线需要回到水平开始位置也就是屏幕的左边的时候插入，垂直同步脉冲在光栅扫描线需要回到垂直开始位置也就是屏幕的上方的时候插入。复合同步脉冲是水平同步脉冲与垂直同步信号的组合。RGB为像素数据，在没有图像投射到屏幕时插入消隐信号，当消隐有效时，RGB信号无效。 水平时序在水平时序中，包括以下几个时序参数：水平同步脉冲宽度；书评同步脉冲结束到水门的开始之间的宽度；一个视频行可视区域的宽度 ；一个完整的视频行的宽度，从水平同步脉冲的开始到下一个水平同步脉冲的开始。 垂直时序垂直时序与水平时序
41、类似，包括一下几个不同的时序参数：垂直同步脉冲宽度；垂直同步结束到垂直门的开始之间的宽度一个视频帧可视区域的宽度；一个完整视频帧的宽度，从垂直同步脉冲到下一个垂直同步脉冲的开始。4.5.4 VGA接口驱动波形仿真为仿真方便，此次仿真采用采用50MHz时钟输入，8060分辨率进行。放着结果和VGA时序基本相同。仿真波形图如图11所示。图11 VGA接口驱动波形仿真图4.5.5 VGA接口的驱动程序的设计实现根据VGA接口的时序图，本设计采用640480分辨率。部分VGA程序如下：-控制行和场的扫描-process (clk)-clk为系统时钟信号beginif clkevent and clk=
42、1 then-采集clk上升沿if lie=800 then -当列到达800列时列归零lie=;if hang=520 then-当行到达520时归零hang=;elsehang=hang+1 ;-否则行加1end if;else lie=24) and (hang=47) then-标题行 hangh=224)and (lie=247) then-24以便于调用数据表liel=conv_integer(lie)-224;shong=deng(hangh);red=not (shong(liel) and hh and vv);blue=not (shong(liel) and hh and vv);green=248) and (lie=271)thenelse red=colour(2) and hh and vv;green=colour(1) and hh and vv;blue=colour(0) and hh and vv;end if;elsered=colour(2) and hh and vv;green=colour(1) and hh and vv;bluedataramdataramdataram=nine;when others=