《音频用集成电路信号传输与控制接口要求(T-SICA 004—2023).pdf》由会员分享，可在线阅读，更多相关《音频用集成电路信号传输与控制接口要求(T-SICA 004—2023).pdf（15页珍藏版）》请在taowenge.com淘文阁网|工程机械CAD图纸|机械工程制图|CAD装配图下载|SolidWorks_CaTia_CAD_UG_PROE_设计图分享下载上搜索。
1、 ICS 31.200 CCS SICA L 56 团体标准 T/SICA 0042023 音频用集成电路信号传输与控制接口要求 Signal transmission and control interface requirements for audio integrated circuits 2023-12-26 发布 2024-1-26 实施 上海市集成电路行业协会 发 布 T/SICA 0042023 I 目次 前言.II 引言.III 1 范围.1 2 规范性引用文件.1 3 术语和定义.1 4 缩略语.1 5 音频接口总线系统架构.2 5.1 基本要求.2 5.2 总线要求.2
2、5.3 数据和控制流组合.3 6 接口要求.4 6.1 位时钟(BCK).4 6.2 帧时钟(WCK).4 6.3 串行信号 1(DATA_MOSI).4 6.4 串行信号 2(DATA_MISO).4 7 电平与时序要求.4 8 应用协议.4 8.1 面向对象的协议.4 8.2 诊断协议.5 8.3 控制指令.5 9 测试.5 9.1 概述.5 9.2 数据流测试标准.5 9.3 控制流测试标准.6 附录 A（资料性）控制流帧结构示例.7 附录 B（资料性）接口电平时序要求示例.8 附录 C（资料性）读写指令时序示例.10 参考文献.11 T/SICA 0042023 II 前言 本文件按照
3、GB/T 1.12020标准化工作导则 第1部分：标准化文件的结构和起草规则的规定起草。本文件由上海市集成电路行业协会提出并归口。本文件起草单位：上海艾为电子技术股份有限公司、上海市质量和标准化研究院、上海市集成电路行业协会、维沃移动通讯有限公司、歌尔股份有限公司、科大讯飞股份有限公司。本文件主要起草人：郭奕武、姚炜、张正敏、石建宾、吴浩成、娄声波、杜黎明、程剑涛、张海军、霍哲珺、戴宇欣、吕洋、苏泗维、袁梦、何姚军、兰红丽、刘顺、王傅磊。本文件版权归上海市集成电路行业协会所有。除非另有规定或仅为了本文件的实施所需，否则未经事先书面授权，不得以任何形式或以任何方式（电子或机械方式）复制引用本文件
4、，包括影印或发布在互联网或内联网上。可通过以下联系方式申请授权：邮箱： 网址：http:/ 0042023 III 引言 本文件的发布机构提请注意，声明符合本文件时，可能涉及到以下与音频用信号传输与控制接口相关的专利的使用。专利申请号 专利名称 专利持有人 202310565807.9 数据传输接口、方法、装置、电子设备及计算机存储介质 上海艾为电子技术股份有限公司 本文件的发布机构对于该专利的真实性、有效性和范围无任何立场。该专利持有人已向本文件的发布机构承诺，他愿意同任何申请人在合理且无歧视的条款和条件下，就专利授权许可进行谈判。该专利持有人的声明已在本文作的发布机构备案。相关信息可以通过
5、以下联系方式获得：专利持有人：上海艾为电子技术股份有限公司。地址：上海市秀文路908号B座15F。邮政编码：201100。联系人：姚炜，电话：+86(21)54271166，邮箱：。请注意除上述专利外，本文件的某些内容仍可能涉及专利。本文件的发布机构不承担识别专利的责任。T/SICA 0042023 1 音频用集成电路信号传输与控制接口要求 1 范围 本文件规定了音频总线系统架构，接口、电平、时序、应用协议以及测试等要求。本文件适用于音频链路音频功放、音频编解码器等具有音频数据或控制信号传输功能要求的集成电路产品。2 规范性引用文件 下列文件中的内容通过文中的规范性引用而构成本文件必不可少的条
6、款。其中，注日期的引用文件，仅该日期对应的版本适用于本文件；不注日期的引用文件，其最新版本（包括所有的修改单）适用于本文件。GB/T 9178 集成电路术语 GB/T 17573 半导体器件 分立器件和集成电路 第 1 部分：总则 GB/T 17574 半导体器件 集成电路 第2部分：数字集成电路 GB/T 17940 半导体器件 集成电路 第3部分：模拟集成电路 3 术语和定义 GB/T 9178界定的以及下列术语和定义适用于本文件。3.1 控制流 control stream 在音频设备间传输的控制与状态信息。控制信息一般由主机发送给从机，控制音频设备的工作模式；状态信息一般由从机发送给主
7、机，显示从机状态。3.2 数据流 data stream 在音频设备间传输的音频数据信息。4 缩略语 下列缩略语适用于本文件。I2S：集成电路音频总线（Inter-IC Sound）I2C：集成电路控制总线（Inter-IC Control）TDM：时分复用(Time-division multiplexing)DDR：双倍速率（Double Data Rate）BCK：位时钟（Bit Clock）WCK：帧时钟（Word Clock）DATA_MISO：主入从出数据（DATA of Master Input Salve Output）DATA_MOSI：主出从入数据（DATA of Mast
8、er Output Salve Input）DAC：数模转换（Digital-to-Analog Convert）ADC：模数转换（Analog-to-Digital Convert）PA：功率放大器（Power Amplifier）MIC：传声器（Microphone）Codec：编解码器（Coder-Decoder）RD：读指令（Read Command）T/SICA 0042023 2 WR：写指令（Write Command）CMD：控制检测指令（Control&Monitor Command）MSB：最高位（Most Significant Bit）LSB：最低位（Least Sig
9、nificant Bit）5 音频接口总线系统架构 5.1 基本要求 本文件定义的故障识别、处理和上报应基于音频集成电路基本功能正常且稳定，音频集成电路应符合GB/T 17573、GB/T 17574、GB/T 17940等基本要求。5.2 总线要求 5.2.1 该接口应用于音频设备之间传输音频数据和控制监测信号，可实现全双工通信。音频设备之间可同时传输音频数据与控制监测信号。该总线应为四线接口，包括：a)帧时钟（WCK），用于指示每一帧的起始位置。b)位时钟（BCK），每个时钟的上升沿驱动/采样 1 比特数据信号，下降沿驱动/采样 1 比特控制信号。c)串行信号 1（DATA_MOSI），主
10、机可在 BCK 时钟上升沿和下降沿驱动数据到 DATA_MOSI，发送给从机，从机在 BCK 时钟的下降沿和上升沿采样 DATA_MOSI 的数据。d)串行信号 2（DATA_MISO）,从机可在 BCK 时钟上升沿和下降沿驱动数据到 DATA_MISO，发送给主机，主机可在 BCK 时钟的上升沿和下降沿采样 DATA_MISO 的数据。5.2.2 单从机总线系统框架见图 1，该接口中的 BCK 与 WCK 信号，既可由主机产生，也可由其他设备产生，提供给主机与从机。多从机总线系统框图见图 2，主机可同时与多个从机通信，DATA_MOSI 和DATA_MISO 为两根单向信号线，且方向相反，实
11、现主机与从机间的全双工通信。主机从机帧时钟位时钟串行信号1串行信号2主机从机帧时钟位时钟串行信号1串行信号2控制端 图1 单从机总线系统框图 T/SICA 0042023 3 主机从机2从机1从机N帧时钟位时钟串行信号1串行信号2.图2 多从机总线结构框图 5.3 码流要求 5.3.1 概述 该接口在BCK时钟的上升沿和下降沿均可以传输信号，从而每个时钟周期可以传递 2 比特信号。其中，1 比特信号在时钟上升沿被驱动，在下降沿被采样；另 1 比特信号在时钟下降沿被驱动，在上升沿被采样。该接口具有双沿发送和接收信号的特性，不同沿的信号可分为数据流和控制流。示例1：上升沿为数据流，下降沿为控制流，
12、如图3所示。数据流为主机与从机之间传输的音频数据信号，控制流为主机与从机间传输的控制监测信号。音频数据控制信号 图3 信号传输时序图 5.3.2 数据流 该总线接口的数据流应兼容I2S和TDM接口。示例2：图4为兼容I2S格式的接口时序图示例，图5为兼容TDM格式的接口时序图示例。MSBMSB数据 位时钟帧时钟 左通道右通道LSBLSBMSBMSB 命令开始命令开始CMDCMDCMDCMD命令结束命令结束LSBLSB控制信号数据信号数据最高位数据最高位数据最低位数据最低位 图4 兼容 I2S 格式的接口时序图 T/SICA 0042023 4 MSBMSB数据 位时钟帧时钟 通道0LSBLSB
13、MSBMSB 命令开始命令开始CMDCMDCMDCMD命令结束命令结束控制信号数据信号通道1 通道NLSBLSBCMDCMD CMDCMDMSBMSBLSBLSB LSBLSB数据最高位数据最高位数据最低位数据最低位 图5 兼容 TDM 格式的接口时序图 5.3.3 控制流 控制指令可分为读指令（RD）、写指令（WR）、控制监测指令(CM)以及可扩展的自定义指令，厂商可根据实际情况定制非标准指令使用。读指令和写指令可用于主机与从机之间的非实时通信，控制监测指令可用于主机与从机之间的实时通信。上述介绍指令的帧结构示例可参考附录A控制流帧结构示例（指令的帧结构可根据实际情况调整，不限于附录A中表A
14、.1所示的帧结构）。6 接口要求 6.1 位时钟(BCK)该总线应包括BCK信号（Bit Clock，位时钟），每个时钟周期的上升沿采样 1 比特数据信号，下降沿采样另 1 比特控制信号。6.2 帧时钟(WCK)该总线应包括WCK信号（Word Clock，帧时钟）。WCK指示正在传输的通道和数据的起始位置，其脉冲宽度可为一个BCK时钟周期宽度或一个通道信号持续的时间长度。6.3 串行信号 1(DATA_MOSI)该总线应包括DATA_MOSI信号（DATA Of Master Output Slave Input，主出从入信号），DATA_MOSI传输主机向从机发送的信号，主机应以二进制补码
15、的形式发送音频数据流给从机，主机也可通过DATA_MOSI信号线，向从机发送控制信号。6.4 串行信号 2(DATA_MISO)该总线应包括DATA_MISO信号（DATA Of Master Input Slave Output，主入从出信号），DATA_MISO传输从机向主机发送的信号，从机应以二进制补码的形式发送音频数据流给主机，从机也可通过DATA_MISO信号线，向主机发送状态信号。7 电平与时序要求 接口电平与时序要求应满足对应音频用集成电路的设计规格书，可参考附录B接口电平时序要求示例。8 应用协议 8.1 面向对象的协议 可根据对象特性自定义控制流，满足应用场景的需求。注：音频
16、设备具体可分为音频编解码器（Codec）、功放（PA）、音频传声器（MIC）、音频数模转换（DAC）/音频模数转换（ADC）等芯片或模组。T/SICA 0042023 5 8.2 诊断协议 可通过DATA_MISO信号线，传输音频芯片内部的诊断信息。示例3：芯片的电流信息、电压信息、中断等信息传递给上位机。上位机可根据回传的信息，可实现负载诊断、喇叭保护等功能。8.3 控制指令 应根据音频设备的应用场景，设计相应指令。可参考本文件5.3节描述，分为读指令、写指令和控制监测指令：读写指令实现音频芯片寄存器读写功能（类似 I2C 接口功能）。用于主机配置从机音频芯片中寄存器，实现模式切换，参数优化
17、等功能。读写时序示例可参考附录 C。控制监测指令可用于实时控制和监测从机音频设备。该指令可实现一个实时反馈系统，即从机接收到控制信息后，实时反馈从机的状态给主机，主机可根据监测状态调整控制信息。9 测试 9.1 概述 通过数据流和控制流（控制流包括读写和控制监测指令）两类测试，判定接口是否正常。9.2 数据流测试 9.2.1 为检验从机与主机间数据流通信及兼容性（I2S/TDM），从机内部应设置链路环回模式。图 6为环回测试的示意图，主机向从机发送数据并接收回传数据，并对比数据，其中从机音频接口模块内部结构见 9.2.2 节图 7。主机从机帧时钟位时钟串行信号1串行信号2数据比对 图6 环回测
18、试示意图 9.2.2 图 7 为音频接口模块的简略实现框图，主要分为四部分：帧时钟边沿检测模块，用于检测帧头位置；串并转换模块，将输入串行数据转换为并行信号；并串转换模块，将输入并行数据转换为串行信号；通道数据选择器，用于通路选择。图7中的数据选择器，下行通路并行数据与上行通路并行数据通过寄存器配置为直连，即可实现链路环回测试模式。示例4：数据流验证用例如下：主机通过 DATA_MOSI 口向从机发送全 1 数据流，主机接收 DATA_MISO 输出数据，应为全 1。主机通过 DATA_MOSI 口向从机发送全 0 数据流，主机接收 DATA_MISO 输出数据，应为全 0。主机通过 DATA
19、_MOSI 口向从机发送随机数据流，主机接收 DATA_MISO 输出数据，应与输入数据一致。T/SICA 0042023 6 帧边沿检测串转并模块（数据和控制）位时钟帧时钟同步并行加载发送并行数据并转串模块（数据和控制）数据线2数据线1上传并行数据数据选择上传串行数据同步并行加载位时钟发送串行数据 图7 音频接口模块简略框图 9.3 控制流测试 9.3.1 总体要求 控制流分为读、写、控制监测共三个控制指令，主机应向从机按照定义好的帧格式发送控制流信号，验证控制流的正确性。9.3.2 读写指令测试 控制流中的读写指令实现主机与从机中寄存器信息交互，可通过检验主机与从机之间的寄存器读写操作验证
20、读写指令是否正常。示例5：读写指令测试验证用例如下:主机发送错误的器件地址，从机应无法响应。主机发送正确器件地址，向从机指定寄存器写入数据，并读取从机相应寄存器地址的数据，读写数据应一致。9.3.3 控制监测指令测试 控制监测指令需针对所有指令逐一测试，各指令作用到从机后，从机做出的响应如与预期现象一致，则判定合格。T/SICA 0042023 7 A A 附录A （资料性）控制流帧结构示例 以一帧包含 32 比特的标准I2S接口为例，若一帧包含大于 32 比特，仅使用前 32 比特作为完整的一帧控制信息。接口控制流帧结构见表A.1。控制指令分为读指令（RD）、写指令（WR）、控制检测指令（C
21、MD）以及保留指令。控制信号的起始位由WCK的上升沿（或下降沿）指示确定，每帧的前3比特为控制指令。读写指令为慢速控制指令。3 比特指令编码后接5比特器件地址编码、8 比特寄存器地址编码，然后紧接 8 比特写入/读取寄存器中的数据，预留8比特保留位。控制监测指令为快速控制指令。3比特控制指令后接 13 比特控制监测信息，每个通道的控制监测信息相互独立，可实现多通道的实时控制监测，每个通道的控制监测位可根据实际应用，自定义帧结构。表A.1 控制流帧结构 命令类型命令类型 BitsBits 3131 3030 2929 2828 2727 2626 2525 2424 2323 2222 2121
22、 2020 1919 1818 1717 1616 读读 0 0 1 器件地址 寄存器地址 写写 0 1 0 控制检测控制检测 0 1 1 通道 0 控制信号/通道 0 监测数据 保留保留 保留 保留 命令类型命令类型 BitsBits 1515 1414 1313 1212 1111 1010 9 9 8 8 7 7 6 6 5 5 4 4 3 3 2 2 1 1 0 0 读读 寄存器数据7:0 保留 写写 控制检测控制检测 0 1 1 通道 1 控制信号/通道 1 监测数据 保留保留 保留 保留 T/SICA 0042023 8 B B 附录B （资料性）接口电平时序要求示例 B.1 图
23、B.1 是接口发送与接收的时序要求以及输入输出 IO 电压阈值示意图。注：IO指输入/输出(Input/Output)。位时钟串行信号1/串行信号2帧时钟Tt_HCt_LCt_RCV_OLV_OHt_dtrt_htrt_htrt_dtr位时钟串行信号1/串行信号2帧时钟Tt_HCt_LCt_RCt_srV_ILV_IHt_hrt_srt_hr a)接口发送时序要求示意图 b)接口接收时序要求示意图 标引序号说明：T时钟周期 t_HC时钟高电平持续时间 t_LC时钟低电平持续时间 t_sr建立时间 t_hr保持时间 t_dtr发送数据延迟时间 t_htr发送数据保持时间 V_OH输出高电平对应的
24、电压阈值 V_OL输出低电平对应的电压阈值 V_IH输入高电平对应的电压阈值 V_IL输入低电平对应的电压阈值 图B.1 接口发送与接收的时序要求示意图 B.2 电平标准见表 B.1，输入/输出低电平对应的电压阈值为 IO 接口电压标准 V_IO 的 30%，输入/输出低高电平对应的电压阈值为 IO 接口电压标准 V_IO 的 70%。表B.1 接口电平要求 电压阈值（V）输出 V_OL 0.3*V_IO V_OH 0.7*V_IO 输入 V_IL 0.3*V_IO V_IH 0.7*V_IO B.3 时序的具体要求限制了各时序变量的范围，见表 B.2。表B.2 接口时序要求 主机 从机 标注
25、 最小值 最大值 最小值 最大值 时钟周期 T T_tr T_r 注 1 t_RC 0.05T 0.05T 时钟占空比：t_HC 0.45T 0.55T 0.45T 0.55T 注 2 t_LC 0.45T 0.55T 0.45T 0.55T 注 2 T/SICA 0042023 9 表 B.2 接口时序要求（续）主机 从机 标注 最小值 最大值 最小值 最大值 发送端：t_dtr 0.3T 0.3T 注 3 t_htr 0 0 注 3 接收端：t_sr 0.1T 0.1T 注 4 t_hr 0 0 注 4 注1：主机与从机时钟均有最高工作频率，接口的时钟周期T必须大于t_tr和t_r。注2：
26、该接口采用DDR的实现方式，需保证时钟上升沿与下降沿相互的间隔保持相同，表格中t_HC，t_LC限定了时钟的占空比，保证各个沿的间隔均匀，时序稳定。注3：输出延迟时间t_dtr和输出保持时间t_htr会直接影响接收端的建立/保持时间。注4：接收端的时序应满足建立时间t_sr和保持时间t_hr要求。B.4 典型的 IO 口电平标准，需满足表 B.3 和表 B.4 电平要求：表B.3 电平要求示例 电压阈值(V)输出 V_OL 0.54 V_OH 1.26 输入 V_IL 0.54 V_IH 1.26 注：表B.3中，假设V_IO的电平为1.8 V。表B.4 电平要求示例 电压阈值(V)输出 V_
27、OL 0.36 V_OH 0.84 输入 V_IL 0.36 V_IH 0.84 注：表B.4中，假设V_IO的电平为1.2 V。B.5 典型的音频传输速率下，需满足表 B.5 时序要求。表B.5 时序要求示例 最小值 典型值 最大值 条件 时钟周期（T/ns）325.5208 时钟沿时间（T_RC/ns）16.276 T_RC0.45T 时钟低电平时间（T_LC/ns）146.4844 T_LC0.45T 输出延迟时间（T_dtr/ns）97.6563 T_dtr0 建立时间（T_sr/ns）32.55208 T_sr0.1T 保持时间（T_hr/ns）0 T_hr0 注：表B.5中，假设B
28、CK频率为3.072MHz。T/SICA 0042023 10 C C 附录C （资料性）读写指令时序示例 主机需向从机写寄存实现基础配置，写指令的帧结构参照附录A中表A.1，时序如图C.1所示，具体步骤如下：a)主机发送 3 比特写控制指令码值；b)主机发送 5 比特从机的器件地址；c)主机发送主机写 8 比特寄存器地址；d)主机发送 8-比特写数据。串行信号1位时钟帧时钟从机地址0 01 10 0C4C4C3C3C2C2C1C1写指令写寄存器数据C7C7C6C6C5C5C4C4C3C3C2C2C1C1C0C0寄存器地址C0C0C7C7C6C6C5C5C4C4C3C3C2C2C1C1保留串行
29、信号1C0C0串行信号2串行信号2 图C.1 写指令时序图 主机需向从机读寄存，查看从机的寄存器配置，读指令的帧结构参照附录A中表1，时序如图C.2所示，具体步骤如下：a)主机发送 3 比特读控制指令码值；b)主机发送 5 比特从机的器件地址；c)主机发送主机写 8 比特寄存器地址；d)从机通过 DATA_MISO 发送 8 比特写数据。位时钟帧时钟从机地址0 00 01 1C4C4C3C3C2C2C1C1读指令读寄存器数据C7C7C6C6C5C5C4C4C3C3C2C2C1C1C0C0寄存器地址C0C0C7C7C6C6C5C5C4C4C3C3C2C2C1C1保留串行信号2串行信号1串行信号2串行信号1C0C0 图C.2 读指令时序图 T/SICA 0042023 11 参考文献 1 IEC 60958（所有部分）数字音频接口（Digital audio interface）