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1、第8章 设计方法、流程和工具集成电路设计系列 庄奕琪庄奕琪 主讲主讲本章概要本章概要n设计方法n设计流程n验证方法n设计工具1 IC设计方法 制造能力与设计能力的差距1101001,00010,000100,0001,000,00010,000,000200319811983198519871989199119931995199719992001200520072009101001,00010,000100,0001,000,00010,000,000100,000,000 xxxxxxxx10,0001,0001001010.10.010.0010.010.11101001,00010,00
2、0100,00010,000100,0001,000,00010,000,000100,0001,000,00010,000,000100,000,000集成规模集成规模（每个数字IC芯片上的晶体管数）（M）设计能力设计能力（每个设计人员每月设计的晶体管数（K）集成规模每年增长48设计能力每年增长21设计能力的增加跟不上芯片规模的提升设计能力的增加跟不上芯片规模的提升1K-5K10K-100K100K-1M1M-10M19911993199519971999200120032005EquationsSchematicsRTLBehavioralVHDL/VerilogIntellectual
3、Property(IP)Application Compilers(FIR)Hardware/SoftwareHardware/SoftwareCo-DesignCo-Design1Usable Gates1 IC设计方法 设计方法的发展1 IC设计方法 设计策略n层次化层次化（Hierarchy）n按芯片结构层次化n按抽象程度层次化n按设计域层次化n规则化规则化（Regularity）n尽量使管子的尺寸相同（管级）n尽量使门的结构相同（逻辑级）n尽量减少使用的管子、门、模块的种类n模块化模块化（Modularity）n每个模块具有相对独立的功能及通用的接口n可使多个设计者同时工作n多个设计可
4、使用同一模块n局域化（局域化（Locality）n模块只与其附近的模块有关系n避免长线互连造成的延迟等问题1 IC设计方法 层次化设计:按设计内容层次化顶层模块模块A模块B模块CA1A2A3B1B2C1C2n简化复杂系统n多个设计者并行工作n（某些）模块可重用，基于单元库的设计n易于实现计算机辅助设计1 IC设计方法 层次化设计:按设计域层次化结构域结构域行为域行为域物理域物理域n 系统级系统级：系统技术规格和体系结构，C，FORTRAN，MATLABn 行为级行为级：功能算法，数学模型（算法级，功能级），HDLn RTL（Register Transfer Level）级：寄存器组合逻辑描述
5、，HDLn 门级门级：基本逻辑门级组件描述，网表n 开开关关级级：晶体管级，如CMOS倒相器由一个pMOS管和一个nMOS管构成，与非门/或非门则由2个nMOS管和一个pMOS管构成，电原理图n 物物理理级级：物理结构，纵向结构实现工艺，横向结构版图，工艺流程与版图 1 IC设计方法 层次化设计:按抽象程度层次化1 IC设计方法 RTL级下一个层次可以调用上一个层次的单元，但不能够修改上一个层次单元的内容1 IC设计方法 层次化设计:上下层次的关系1 IC设计方法 实例1:4bit 2:1MUX(1)1 IC设计方法 实例1:4bit 2:1MUX(1)基本门级实现求和及进位电路1位加法器4位
6、加法器4位加法器在结构位加法器在结构域的层次化设计域的层次化设计1 IC设计方法 实例2:加法器(1)4位加法器在物理域的层次化设计位加法器在物理域的层次化设计4位加法器1位加法器1 IC设计方法 实例2:加法器(2)16位加法器完整版图带曼彻斯特进位链的4位加法器进位产生与传播电路曼彻斯特进位电路输出缓冲及防闩锁电路1 IC设计方法 实例2:加法器(3)1 IC设计方法 实例3:三角波发生器(1)逻辑的层次化设计逻辑的层次化设计实例3:三角波发生器(2)版图的层次化设计版图的层次化设计单元版图单元版图简单单元简单单元复杂单元复杂单元1 IC设计方法 版图的层次化设计层次化结构层次化结构层次消
7、失层次消失不可逆flatten1 IC设计方法 版图的展平操作2选选1MUX（由反相器构成）（由反相器构成）D触发器（由三个触发器（由三个2选选1MUX构成）构成）1bit全加器（由二个全加器（由二个2选选1MUX构成）构成）1 IC设计方法 模块化设计示例1 IC设计方法 可用性设计n目标n加快设计、验证和调试的过程n减少编码到验证之间的迭代次数n要求n完整的设计文档n规范的编码n详细的解释n完备的验证环境和方法n强壮的脚本1 IC设计方法 可重用设计:必要性n必要性n加快研发时间n降低研发成本n提升系统集成能力n实例n一个好的设计师每天大约可设计100个逻辑门或30行RTL代码（2005年
8、前）n100K门的设计大约需要1人工作1000天或者5人工作100年n10M门的设计大约需要1人工作10万天或者500人工作1年1 IC设计方法 可重用设计:要求n面向一般用途面向一般用途：IP核具有通用性或者可配置性，适于多种应用n支持多种工艺库支持多种工艺库：软核可面向不同的工艺库进行综合，硬核可通过有效策略映射到别的工艺上n兼容多种设计环境兼容多种设计环境：如可同时支持Verilog和VHDL代码，可在多种主流EDA仿真器上运行n使用标准接口使用标准接口：仅在特殊情形下才设计一些特殊、定制的接口n通过独立且可靠的验证通过独立且可靠的验证：IP核本身可独立进行并完全通过了全面、严格的测试和
9、验证n核的适用范围必须限定核的适用范围必须限定：包括核的参数、配置方法、接口要求等1 IC设计方法 IP核的来源n公司历史研发的积累n优点：费用低n缺点：不能满足大多数SoC设计的需要n公司内部专门研发n优点：针对性强n缺点：需要专门的可重用设计团队，需要花费比一般设计更多的时间n购买第三方IPn优点：速度快，选择范围大n缺点：费用高，需对第三方IP的规范性和质量进行判断或验证2 IC设计流程 IC开发流程n+n+SGD+C，MATLAB系统技术规格和体系结构功能算法，数学模型HDL(行为级）HDL(门级）/网表HDL（开关级）/电原理图基本逻辑门，RTL晶体管电路物理描述(版图，工艺）Bot
10、tom-up 设计设计Top-Down设计设计 逻辑逻辑 综合综合 物理物理 综合综合描述描述仿真仿真验证验证综合综合物理器件HDL的作用的作用2 IC设计流程 IC设计流程2 IC设计流程 由底向上设计n流程流程n基本门（电路与版图）逻辑组合功能模块子系统系统总成n基于原理图，与实现工艺有关，要求设计者有微电子背景n特点特点n优点：底层优化程度高，设计中大规模集成电路时的经济性好n缺点：整体把握性差，修改困难，工作量大，设计周期长，自动化程度低，资料不可重用，难以设计超大规模系统n流程n系统设计行为设计RTL级设计逻辑综合（依赖EDA工具完成）门级网表工艺实现（依赖工艺库完成，ASIC和FP
11、GA）n基于HDL语言，RTL之前与实现工艺无关，顶层设计可无微电子背景n特点n优点：整体把握好，顶层优化程度高，逐级仿真，及时修正，设计周期短，自动化程度高，资料可重用，适合超大规模系统设计（10万门）n缺点：依赖EDA工具，依赖底层工艺库，设计中大规模经济性不好2 IC设计流程 自顶向下设计2 IC设计流程 基于标准单元的设计流程Hardware Design Specification：确定芯片总体结构、规格参数、模块划分、总线选用等Module Design&IP Reuse:完成需自行开发模块的设计，或/和选用可复用IP模块Top level Integration：整合所有功能模块
12、，基于HDL，形成完整设计Pre-layout Simulation：完成基于HDL的RTL级功能仿真，前仿真没有时序信息Logic Synthesis：将HDL描述的电路转换成特定工艺约束条件的网表Floorplan：确定各个模块在版图上的位置，包括I/O端口的布置、供电网络的分布等Power Analysis：确定电源引脚的位置、电源线的分布、电源线宽度等Placement&Optimization：根据时序收敛要求，对单元的布局进行优化调整2 IC设计流程 基于标准单元的设计流程(续1)Design for Test：插入可测试结构，以提高电路的可控性和可观测性Clock Tree Sy
13、nthesis：形成全局或局部的时钟分布网络，保证时钟的同步Routing：完成所有节点的连接，全局布线静态时序分析详细布线Static Timing Analysis(STA)：计算所有路径上的延迟，看时序是否收敛Signal Integrity：判断有无因时序、串扰等引入的信号完整性问题Parasitic Extraction：提取版图上内部互连所产生的寄生电阻寄生电容，转换成延迟后供STA和后仿真使用Post-layout Simulation：利用布局布线完成后获得的精确延迟参数和网表进行仿真，验证功能和时序的正确性形式验证形式验证Formal Verification：判断当前设计与
14、正确设计的逻辑功能是否相同Standard Delay Format：用于输入延时信息的数据文件2 IC设计流程 基于标准单元的设计流程(续2)Engineering Change Order：发现个别路径有时序或逻辑错误时，对设计进行小范围的修改Physical Verification：对版图进行设计规则检查和网表-版图一致性检查等Tape Out：将设计数据交付芯片制造厂n能力与需求的折中n人力、研发成本、制造成本、周期、工具、灵活性等n性能与成本的折中n集成度、工艺、封装、测试、可靠性、速度、芯片尺寸、功耗等n不同层次的规格必须统一n层次：系统、子系统、板级、模块级、芯片级n规则：下层
15、定义需服从上层定义，否则会导致严重的设计延误n顶层规格定义必须经过系统仿真2 IC设计流程 规格的确定2 IC设计流程 规格定义的重要性集成电路的规格制定并不如想象的那么简单 2 IC设计流程 综合的作用与分类n综合的作用n自动将上一个设计层次的数据转换成下一个层次的设计数据n可大大减少人工消耗，提高设计效率n综合的分类n逻辑综合：将电路的HDL行为描述自动转换为门级网表n物理综合：将门级网表自动转换为版图数据逻辑综合实例n作用n将基于HDL描述的RTL级代码自动转换成特定约束条件下的门级网表n约束条件包括时序、面积、功耗等，其中时序最关键n流程n翻译（展平）：RTL描述门级布尔描述n优化：化
16、简布尔方程n映射：基于相应的工艺库，将优化的布尔描述映射为实际的逻辑电路2 IC设计流程 逻辑综合:作用与流程逻辑综合流程2 IC设计流程 逻辑综合:优化策略及工具n优化目标n以速度为第一目标，先不考虑成本n以成本为第一目标，先不考虑速度n以速度和成本折中为目标，综合考虑两个指标n优化策略n器件复用：不同的电路尽可能使用相同的器件，以减少芯片的面积，但可能会降低速度n时序重排：重排延时不同的逻辑单元的前后位置，以减少关键路径的延时n状态机重新编译：寻找是电路性能更高、资源更省的实现方式n常用的EDA工具：Synopsys的Design Compiler，市场占有率902 IC设计流程 时序收敛
17、(Time Closure)问题初步设计中间阶段设计最终完成设计白线表示违反时序的网点n反复修改，直至时序全部满足要求，称之为时序收敛。2 IC设计流程 物理综合Physical SynthesisRTL(Timing)ConstraintsPlace-and-RouteOptimizationArtworkNetlist with Place-and-Route InfoMacromodulesFixed netlists3 IC验证方法 验证的目的n验证的目的n原始描述是否正确？n逻辑功能是否正确？n时序及其相关性能指标是否正确？n是否完全符合物理设计规则？n验证的要点n所有设计层次都要进
18、行仿真验证n不同的设计层次用不同的仿真验证工具：管、门、逻辑、HDL、系统，数字、模拟、混合n所有功能都要通过仿真验证n仿真验证必须考虑最差情况：Worst、Typical、Bestn动态验证动态验证n方法：输入外部激励输入信号到所设计的电路模型，判断它所产生的输出响应是否符合预期功能n特点：主要用于验证电路功能，难以找到完全的激励来覆盖电路的所有功能，而且较耗费时间n类型：电路仿真，逻辑仿真n静态验证静态验证n方法：分析电路所有路径的时序，或者将待验证的电路与正确的电路进行对照比较n特点：主要用于验证电路性能指标，限于数字逻辑电路，无需输入激励信号，速度快，准确性较低n类型：静态时序分析（S
19、TA），形式验证n物理验证物理验证n方法：检查版图是否符合预定的设计规则，或者是否与电路相符n特点：物理设计完成后进行n类型：DRC，ERC，LVS3 IC验证方法 验证的分类3 IC验证方法 动态验证:仿真流程将用户对电路的描述转换成EDA工具可识别的形式（如逻辑表达式、网表、等效电路）根据电路功能要求设计尽可能全面或有充分代表性的激励信号设置初始值、仿真时间、过程控制、中断、观察仿真状态等电路描述激励描述（需给出3个输入的8个逻辑状态）输出波形实例实例3 IC验证方法 动态验证:仿真工具举例n电路级仿真n用于仿真晶体管级的电路，精确性高，功能全面nSPICE：加州大学柏克利分校1972年开
20、发，电路模拟的事实标准，已衍生出HSPICE、PSPICE、OrCAD、Workbench等多种版本nNanoSim：Synopsys公司开发，可用于几百万门、0.13um、模拟/数字/混合信号电路设计验证n逻辑级仿真n用于仿真行为级、RTL级和门级网表的数字电路，算法多采用事件驱动的方式，少量采用周期驱动方式nVCS：Synopsys公司开发，编译型Verilog模拟器，结合了周期算法和事件驱动算法，可支持千万门级ASIC设计nModelSim：Mentor公司开发，支持VHDL和Verilog HDL混合仿真n方法：计算电路所有路径上的延迟，判断时序是否满足要求n特点：与动态时序分析相比，
21、无需激励，可以穷尽所有路径，可识别时序故障类型多，运行速度快，占用内存少n使用环节：逻辑综合后，布局优化后，布线完成后等n可识别时序故障类型：建立/保持时间、最小/最大跳变延时、时钟脉冲宽度/时钟畸变、门级时钟的瞬时脉冲检测、总线竞争与总线悬浮错误、不受约束的逻辑通道等n常用EDA工具：Synopys的PrimeTime3 IC验证方法 静态验证:静态时序分析STA流程3 IC验证方法 静态验证:形式验证n方法：判断当前设计与正确设计在逻辑功能上是否相同n特点：常用于比较RTL代码之间、RTL代码与门级网表之间、加入扫描链前后或者ECO修正前后的门级网表之间的一致性或者等效性n常用EDA工具：
22、Synopsys的Formality，Cadence的Encounter Conformal Equivalent Checker形式验证流程3 IC验证方法 静态验证:等效性检查n概念n验证两个设计的结构和功能是否在逻辑上是等价的n形式验证技术的一种n比动态仿真验证的覆盖率高，所需时间短n 功能nRTL代码与RTL代码的比较：验证改动过的新RTL代码与以前的RTL代码相比是否发生了变化nRTL代码与门级代码的比较：验证综合产生的结果与RTL代码的功能是否完全一致n门级代码与门级代码的比较：验证版图设计工具对网表的改动是否影响了设计的逻辑功能n设计规则检查（设计规则检查（DRC，Design
23、Rule Check）n检查版图各掩膜层的几何参数是否符合代工厂给出的设计规则n检查错误类型：几何尺寸与设计规则不符n电气规则检查（电气规则检查（ERC，Electronic Rule Check）n检查版图中是否存在违反基本电气规则的点n检查错误类型：版图缺陷，如开路、短路、浮空点等n版图版图-原理图一致性检查（原理图一致性检查（LVS，Layout Versus Schematic）n确认版图的网表结构是否与其原始网表结构一致表结构一致n检查错误类型：节点不一致，元器件不一致，元器件适配（如版图有，原理图没有）3 IC验证方法 物理验证3 IC验证方法 参数提取1维提取（大尺寸器件）n连线
24、侧面到衬底n连线底面到衬底2维提取（深亚微米器件）n连线到衬底n连线到连线2.5维提取（多层互连器件）n连线到衬底n同层连线到连线n不同层间连线到连线4 SoC设计流程 传统IC流程的优缺点n特点特点n瀑布模式n由顶向下进行n不同层次可由不同技术团队来完成n可分层优化n缺点缺点n软件设计在硬件设计之后，无法同步进行n顶层设计在物理设计之前，难以考虑布局布线对性能的影响n后级信息无法及时提供给前级20.7 SoC设计流程 SoC设计流程的要求n螺旋模式n自顶向下和自底向上相结合n软件和硬件的开发并行n不同设计层次的设计、验证、综合并行n可以多次迭代，及时纠正偏差4 SoC设计流程 软硬件协同设计
25、流程软件原型验证硬件原型验证硬-软件协同验证概念论证(依据技术能力、资源可用性、市场需求）系统级设计(建立系统架构，无需软硬件实现）软硬件协同设计与验证后端设计流片系统集成测试4 SoC设计流程 不同抽象层次的SoC描述语言与ASIC设计不同之处n在算法级，增加了RTL-C层次，它用C语言而非基本单元来描述基于RTL单元的算法实现而非结构实现n在行为级，增加了TLM（Transaction Level Modeling）层次，基于SystemC而非I/O端口来描述IP内部与外部（片上总线）之间的交易关系（如读、写数据或指令），仿真速度比RTL级至少快2个数量级，Architectural TL
26、M只考虑近似的时序，Microarchitectural TLM则考虑精确的时序 n引入SystemC 来同时描述SoC的架构级与行为级、软件与硬件、IP与接口，兼具C语言和HDL的特点4 SoC设计流程 对IP的基本要求n可重用模块亦称IP（Intellectual Property）或者VC（Visual Component，虚拟部件）n如同集成电路芯片在PCB上即插即用一样，理想化的IP在SoC也应即插即用nIP有硬核、软核、固核等形式，供SoC在不同设计层次调用，或者供不同应用对象的SoC应用。比如，对高复杂度SoC，IP必须具有高抽象层次功能模型的软核；对低功耗SoC，IP必须具有基
27、于目标工艺物理参数的硬核nIP必须经过必要的验证。比如，行为级软核必须经过FPGA验证；物理层硬核必须经过目标工艺的投片验证nIP必须具备标准化的接口，以便通过总线与其它IP或者系统接口互连理想化的SoC设计流程4 SoC设计流程 实际SoC设计流程示例IP交接交接特点：基于IP的设计，软硬件协同设计与验证，平台化集成，二维流程4 SoC设计流程 模块设计流程建建立立IP的的功功能能模模型型，用用于于硬硬件件设设计计的的高高抽抽象象层层次次仿仿真真和和软软件件设设计计的的软软硬硬件件协协同同仿仿真真，一一 般般 需需 通通 过过FPGA验证验证分分析析功功能能验验证证的的代代码码覆覆盖盖程程度
28、度，找找出出未未被被验验证证到到或或者者验验证证不不充充分分的的部部分分，以以便便修修改改设设计计与与激激励励文文件件，重重新新或或者者补充验证补充验证基基于于高高层层次次模模型型的的仿仿真真，主要验证逻辑功能主要验证逻辑功能基基于于产产品品应应用用场场景景，确确定定需需求求参参数数（如如待待机机时时间间、运运行行速速度度）与与系系统统参参数数（如如功耗、时钟频率）之间的关系功耗、时钟频率）之间的关系确确定定模模块块设设计计的的约约束束条条件件（如如面面积积、功功耗耗、延延时时、测测试试覆覆盖盖率率、噪噪声隔离度等）声隔离度等）电电路路图图表表征征全全定定制制模模拟拟电电路路，RTL表表征征数
29、数字字电电路路，AHDL是是模模拟拟电电路路的的RTL等等价价描描述述覆覆盖盖率率、噪噪声声隔离度等）隔离度等）编编写写模模块块功功能能的的测测试试激激励励文文件件，要要求求易易读读性性好好、故故障障覆覆盖盖率率高高，以以保保证证设设计计的的健健壮壮性性4 SoC设计流程 模块设计流程(续1)检检查查RTL级级设设计计是是否否满满足足规规范范要要求求，特特别别是是总总线线接接口口逻逻辑辑是是否否符符合合总总线协议线协议基基于于混混合合/模模拟拟信信号号硬硬件件描描述述语语 言言(VHDLAMS)，实实现现混混合合信信号号的的设设计计与仿真与仿真考考虑虑互互连连参参数数和和节节点点频频率率，对对
30、延延迟迟、功功耗耗、时时钟钟布布局局、异异步步接接口口等等进进行行分析验证分析验证基基 于于 RTL模模型型的的仿仿真真，耗耗时时较较多多，主主要要验验证证时时序和延迟序和延迟验验证证软软件件与与硬硬件件接接口口，以以保保证证软软件件可可以以在在设设计计的的硬硬件件上上正正常常运运行行。软软件件可可产产生生的的硬硬件件激激励励向向量量可以很多、很复杂，为节约机时，主要验证高层次抽象硬件模型与软件之间握手信号的正确性可以很多、很复杂，为节约机时，主要验证高层次抽象硬件模型与软件之间握手信号的正确性验验证证门门级级网网表表和和RTL级级描描述述是否等价是否等价同同时时进进行行门门级级仿仿真真和和混
31、混合合信信号号仿仿真真，完完成成功功能能、功功耗耗和和时时序序的的验验证证4 SoC设计流程 模块设计流程(续2)从从最最终终版版图图提提取取所所有有的的物物理理参参数数，依依此此完完成成DRC、ERC、LVS验验证证按按照照RTL LogicPhysical的的次次序序，完完成成版图布局版图布局布局的约束条布局的约束条件包括延迟、件包括延迟、功耗、面积等功耗、面积等数字电路网表可数字电路网表可以有两种实现方以有两种实现方式：式：RTL级源文级源文件综合得到的综件综合得到的综合网表，相对高合网表，相对高效；逻辑门级或效；逻辑门级或晶体管级的全定晶体管级的全定制网表，优化程制网表，优化程度高度高
32、布局后加入时钟布局后加入时钟树、电源线和内树、电源线和内建自测试逻辑建自测试逻辑布线需满足的约束条件有布线需满足的约束条件有I/O布局、时序收敛、电源布局、时序收敛、电源分布等，布线优化要解决分布等，布线优化要解决的问题有串扰、电迁移、的问题有串扰、电迁移、层间填充、信号完整性等层间填充、信号完整性等问题，布线手段有层选择、问题，布线手段有层选择、线宽选择、布线路径等线宽选择、布线路径等标准单元库，应包括逻标准单元库，应包括逻辑模型、物理版图、延辑模型、物理版图、延时表等时表等制造厂提供的已有制造厂提供的已有IP单单元，主要是通用单元与元，主要是通用单元与I/O单元单元针对针对IP设计者的设计
33、规范设计者的设计规范指南，包括设计方法、设指南，包括设计方法、设计风格和设计工具环境等计风格和设计工具环境等4 SoC设计流程 IP交接 IP设计者将设计验证完成的IP交接给SoC芯片集成者，交接内容应包括n规范化的设计代码规范化的设计代码：根据IP核的形式（硬核、软核、固核）以及芯片集成者所使用的设计验证平台，规范形式有所不同。IP核的设计验证工具和数据文件格式，应与芯片集成者使用的设计验证工具和数据文件格式相同，才能便于IP的交接和使用n完备的使用说明完备的使用说明：应包括IP核的功能与性能指标要求、适用的总线规格、工艺要求、各个版本的说明等。对于经常被修改的软核来说，版本管理尤其重要；对
34、于与特定工艺有关的硬核来说，目标工艺说明不可或缺nIP保护方法保护方法：通常有两种，一是源码加密，二是给产品加上水印标识4 SoC设计流程 芯片集成流程将将产产品品需需求求（普普通通文文档档）转转化化为为设设计计约约束束（高高层层次次模模型型与与抽抽象象的的数数据据结结构构，C、+或或SDL语语言）言）选选择择、实实现现和和验验证证所所需要的算法需要的算法选选择择所所需需要要的的IP，配配置置SoC开发平台开发平台将将系系统统划划分分为为不不同同的的功功能能模模块块，确确定定各各模模块块的的性性能能、功功耗耗和和接接口约束口约束将将设设计计映映射射为为一一个个RTL级级的的体体系系结结构构，含
35、含各各个个IP、电电源源、时时钟钟、总总线线、测测试试逻逻辑辑和和I/O口口根根据据时时序序收收敛敛、信信号号完完整整性性、功功耗耗、内内建建自自测测试试等等要要求求，对对体体系系结结构构的的布布局局布布线线进进行行优优化化，并并提提取取布布线线的的物物理理参参数数供供后后端端仿仿真用真用必必要要时时对对软软硬硬件件的的关关键键模模块块、关关键键路路径径和和关关键键性性能能，建建立立比比可可执执行行模模型型更更细细化化的的仿仿真真模模型型，同同时时形形成成下下层设计的测试激励层设计的测试激励统统一一各各个个IP的的测测试试方方法法，建建立立芯芯片片级级的的测测试体系试体系实实现现加加密密IP与
36、与其其它它设设计计的的硬硬件件连连接接和和软软件件整合的测试体系整合的测试体系4 SoC设计流程 软件开发流程系系统统分分析析：根根据据设设计计经经验验和和设设计计工工具具，确确定定合合适适的的算算法法和结构，完成功能划分和资源分配和结构，完成功能划分和资源分配RTOS选选择择：根根据据适适用用要要求求和和软软件件体体系系结结构构，选选择择适适用用的嵌入式操作系统和必要的应用程序的嵌入式操作系统和必要的应用程序接接口口定定义义：定定义义合合适适的的接接口口以以及及模模块块之之间间接接口口的的相相互互关关系，并对其行为和性能进行验证系，并对其行为和性能进行验证模模块块开开发发：在在不不同同的的结
37、结构构层层次次上上，完完成成各各个个模模块块内内部部的的逻辑与验证逻辑与验证软软件件集集成成：将将顶顶层层软软件件模模块块和和底底层层软软件件模模块块连连接接层层有有机机的整体，然后再与硬件模块相连的整体，然后再与硬件模块相连软软件件发发布布：将将软软件件置置入入芯芯片片内内或或芯芯片片外外存存储储器器（ROM、EEPROM、RAM等）等）5 设计工具 常用EDA工具厂商模拟仿真模拟版图数字仿真RTL综合物理综合物理验证（DRC/LVS）CadenceSpectreVirtuosoNC-Verilog、Verilog-XLRTL CompilerSE、SoC EncounterAssura、D
38、iva、DraculaSynopsysH-Spice、NanoSim、AMSVCSDesign CompilerAstro、Physical Compiler、ApolloHerculesMentorEldoModelsimCalibre5 设计工具 Cadence 工具族5 设计工具 Synopsys工具族END 第11章 设计流程、工具和方法本章参考书本章参考书nJan M.Rabaey et al.，Digital Integrated Circuit：A Design Perspective，2rd Edition，Anantha Chandrakasan，Borivoje Nikolic，2003.Chapters 7。中译本：周润德等译，数字集成电路-电路、系统与设计，电子工业出版社，2004.10。第7章。n John P.Uyemura,Introduction to VLSI Circuits and Systems,John Wiley&Sons,Inc.,2002.Chapters 11.中译本：周润德译，超大规模集成电路与系统导论，电子工业出版社，2004.1。第11章。IC设计流程n设计层次设计层次n行为级n逻辑级n电路级n版图级n设计内容设计内容nRepresentationnDesignnVerification演讲完毕，谢谢观看！