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1、1/8 整理出来的 Analog集成电路设计知识点问答汇总 材料来源：新晨阳电容电感 问：为什么 transistor设计 7gate finger，而不是传统的 1 个 gate?是不是增加 power?比如说 6 个，那是不是等效 6 个 transistor 并联呢?答：1：如果电路仿真的话，可以等效，但是画完版图的话，就要考虑这样和单纯并联寄生的不同了，一般来说这样的寄生小一些，因为他的源漏共用。2：use the multi finger device,you can share the S/D in adjacent device 问：相躁图，在带宽后面会有很大的上翘的尖，为什么会
2、这种情况呢，是spur还是 cp 的各种效应照成的?只是几十 m 的 pll 其他指标都还可以，1m 的时候有 70dbc，就是后面有个很大的向上翘的尖，不知道为什么。答：1：如果是在带宽处 phase noise的 psd 向上翘，那是 pll 的 jitter peaking引起的，或者说是 pll 环路 zero 引起的。2：phase noise在带宽处上翘，是因为 pll 环路设计的相位裕度不够。3：对的，楼上说相位裕度的问题，其实我在测试的时候遇到过这样2/8 子的情况。有的时候 CP 受到数字电路的干扰或者 PLL 内部有些模块出现微振荡，也可能的。如果是用 spectreRF仿
3、真出来，留意一下你的 bias 电路。4：如果是环路参数有问题相位裕度不够，不会每隔一段频率就有一个上翘，Mreference spur 倒是有可能，看看是在 ref 频率整数倍吗?减小带宽;减小cp 的失配;减小cp 开关的电荷注入,可以一定程度的抑制 spur 问：ADS 和 candence都可以做 RFIC 吗?有没有人都用过，我是专指CMOS工艺的。答：1：Using ADS,you must have ADS simulation model from foundry.But it is seemed that the simulation results from ADS is
4、always better than those from Cadence Spectre.In addition,the Cadence is more likely IC industrial standard than ADS.2：Agilents ADS and Cadences Virtuoso can do the RFIC design.In general,you should get the foundrys PDK to have a quick start 3：都可以，ADS 是基于频域分析的，速度快，cadence是基于时域仿真的，速度慢，但精度高，如 spectreR
5、F hspiceRF eldoRF 问：如何用 spectre计算电路在某段时间的平均功耗?说个那是不是等效个并联呢答如果电路仿真的话可以等效但是画完版图的话就要考虑这样和单纯并联寄生的不同了一般来说这样的寄生小一些因为他的源漏共用问相躁图在带宽后面会有很大的上翘的尖为什么会这种情况呢是还是的带宽处的向上翘那是的引起的或者说是环路引起的在带宽处上翘是因为环路设计的相位裕度不够对的楼上说相位裕度的问题其实我在测试的时候遇到过这样子的情况有的时候受到数字电路的干扰或者内部有些模块出现微振荡也可能有可能看看是在频率整数倍吗减小带宽减小的失配减小开关的电荷注入可以一定程度的抑制问和都可以做吗有没有人都
6、用过我是专指工艺的答都可以是基于频域分析的速度快是基于时域仿真的速度慢但精度高如问如何用计算电路在3/8 我平时用 hspice是这样算的：meas tran power avg i(vvdd)*vdd from=5us to=10us 能用 spectre做到吗?答：1：可以阿，在 SPECTRE里用 CACULATOR里面的函数功能对这两个波形进行处理，用计算器里的 clip 和 average 函数。2：多谢各位，但我用 clst 点击了波形后，再选 average，再点击eval,但只是算全部时间的平均值，怎么算从 5us 到 10us的评价值啊?问：op 的管子应该工作在什么区域?我
7、仿真的op 所有的管子都工作在cutoff 区,但是增益和相位都是正常的,电路的静态工作点我也没看出有什么异常,不知道是什么原因,一般管子应该工作在饱和区才正常吧。答：可能电流太小了，亚阈值区工作了，亚阈值区可以工作的，研究好了可以发表的。问：spectre 仿真怎么能得到两个信号相除的波形?答：1：左边有计算器，选好两个波形，点(除)就可以了。2：用 clip 剪切波形后，终于 ok 了 问：说个那是不是等效个并联呢答如果电路仿真的话可以等效但是画完版图的话就要考虑这样和单纯并联寄生的不同了一般来说这样的寄生小一些因为他的源漏共用问相躁图在带宽后面会有很大的上翘的尖为什么会这种情况呢是还是的
8、带宽处的向上翘那是的引起的或者说是环路引起的在带宽处上翘是因为环路设计的相位裕度不够对的楼上说相位裕度的问题其实我在测试的时候遇到过这样子的情况有的时候受到数字电路的干扰或者内部有些模块出现微振荡也可能有可能看看是在频率整数倍吗减小带宽减小的失配减小开关的电荷注入可以一定程度的抑制问和都可以做吗有没有人都用过我是专指工艺的答都可以是基于频域分析的速度快是基于时域仿真的速度慢但精度高如问如何用计算电路在4/8 smic18工艺中管子型号有两种，p33 管和 p18 管是如何区分使用的?p33 管多用在 I/O 口的设计中是吗?答：看你的电源电压，p33 是 3.3V 的电源，p18 是 1.8V
9、 的电源，根据电源电压选择管子的模型。至于那些参数，其实弄懂了也没有什么意思，都是公式，你可以看 berkeley 的 bsim3v3说明书，里头讲了不少相关内容。问：在用 spectre仿 ac 时，所加的信号源 vsin 里有 AC magnitude 跟Amplitude项，个人对这两个参数理解是：AC magnitude是指信号的有效值，若 Amplitude为 1.414V，则对应的 AC magnitude应为 1V，不知这种理解是否正确?答：1：AC magnitude是用来进行AC 分析的输入量，一般给1，AV-db:20lgAV 而 Amplitude是进行瞬态仿真的交流正弦
10、波信号峰峰值的一半。2：我比较赞同后者的说法 峰峰值的 一半，也就是峰值。问：请问,cadence仿真中遇到的问题 spectre.out中,报的错:?/i7U(Q3 C Aerror found by spectre during hierarchy flattening V3:waveform type must be specified if any waveform 说个那是不是等效个并联呢答如果电路仿真的话可以等效但是画完版图的话就要考虑这样和单纯并联寄生的不同了一般来说这样的寄生小一些因为他的源漏共用问相躁图在带宽后面会有很大的上翘的尖为什么会这种情况呢是还是的带宽处的向上翘那是的
11、引起的或者说是环路引起的在带宽处上翘是因为环路设计的相位裕度不够对的楼上说相位裕度的问题其实我在测试的时候遇到过这样子的情况有的时候受到数字电路的干扰或者内部有些模块出现微振荡也可能有可能看看是在频率整数倍吗减小带宽减小的失配减小开关的电荷注入可以一定程度的抑制问和都可以做吗有没有人都用过我是专指工艺的答都可以是基于频域分析的速度快是基于时域仿真的速度慢但精度高如问如何用计算电路在5/8 parameters are given.4B3i*F c C F-q E2Ae+e 请问这个问题改如何解决?答：振荡器加个初始电位就可以了。仿真 PLL：那就加一个初始条件吧，同样也可以吧。我也遇到过这样的
12、问题，就是加的初始条件。问：请教：cadence中 noise 仿真中的几个参数的意义?在 cadence噪声仿真后，print 噪声结果也就是“noise summary.”菜单后，列出的表中有很多参数的意义不太明白(例如 fn,rd,id,.)答：fn 是闪烁噪声，rd 是电阻热噪声，id 是管子热噪声。问：Cgd 和 Cdg 有何不同?请教各位大虾，在 Cadence中仿真结果分析时会有 Cgd 和 Cdg，或者是 Cgs 和 Csg 的选项，那它们的值又不相等，请高手解释它们有何不同?答：1：MOS 管的四个极 D、G、S、B 共产生 16 各个不相同的电容，在特定条件下可以忽略一些
13、2：Cgd 影响 gate 这点得 load;Cdg 影响 feedforward zero 说个那是不是等效个并联呢答如果电路仿真的话可以等效但是画完版图的话就要考虑这样和单纯并联寄生的不同了一般来说这样的寄生小一些因为他的源漏共用问相躁图在带宽后面会有很大的上翘的尖为什么会这种情况呢是还是的带宽处的向上翘那是的引起的或者说是环路引起的在带宽处上翘是因为环路设计的相位裕度不够对的楼上说相位裕度的问题其实我在测试的时候遇到过这样子的情况有的时候受到数字电路的干扰或者内部有些模块出现微振荡也可能有可能看看是在频率整数倍吗减小带宽减小的失配减小开关的电荷注入可以一定程度的抑制问和都可以做吗有没有人
14、都用过我是专指工艺的答都可以是基于频域分析的速度快是基于时域仿真的速度慢但精度高如问如何用计算电路在6/8 3：Cgd represents the effect of the drain on the gate,and Cdg represents the effect of the gate on the drain,in terms of charging currents.There is no reason to expect that the two effects are the same in general.问：allen 课本上甲类放大器的问题?有三个问题：1.Psuppl
15、y中包括 Vss*IQ，IQ 从 VDD 流出可以理解，但是不是所有的 IQ 都流入了 VSS，还有一部分给了负载电阻，为什么 2.Vout(峰值)为什么为 0.5(VDD-VSS)3.Iout+为什么小于等于 IQ，我觉得应该就是等于 IQ 答：1.第一个问题不是所有的 IQ 都流过 Vss，单对于外电阻我们是不知道其大小的，如果 RL 趋于无穷大，那么 IQ 就全部流过 Vss，书上的算法用的是假设 RL 趋于无穷大，即最大功耗。2.第三个问题因为有静态工作点，所以 M1 中一定要有电流流过，所以 Iout 一定小于 IQ。3.第二个问题：Vout 的最大峰值为 0.5(VDD-Vss)即
16、输入为正弦波时，输出的振幅，这个电流 IQ 的设定也是为了使输出最大化，所需要的最小静态电流 IQ。问：问 CADENCE仿真运放的稳定性?说个那是不是等效个并联呢答如果电路仿真的话可以等效但是画完版图的话就要考虑这样和单纯并联寄生的不同了一般来说这样的寄生小一些因为他的源漏共用问相躁图在带宽后面会有很大的上翘的尖为什么会这种情况呢是还是的带宽处的向上翘那是的引起的或者说是环路引起的在带宽处上翘是因为环路设计的相位裕度不够对的楼上说相位裕度的问题其实我在测试的时候遇到过这样子的情况有的时候受到数字电路的干扰或者内部有些模块出现微振荡也可能有可能看看是在频率整数倍吗减小带宽减小的失配减小开关的电
17、荷注入可以一定程度的抑制问和都可以做吗有没有人都用过我是专指工艺的答都可以是基于频域分析的速度快是基于时域仿真的速度慢但精度高如问如何用计算电路在7/8 作 stb 分析时 probe instance是什么意思呀，运放跟 CADENCE都是刚学，麻烦高手指点一下!答：1：将增益波形和相位波形对比看，在 0DB 时得相位，然后用 180减去它，大于 60 就表示稳定。2：specture，是不是应该加个 port,在输入端用 port 跟用 vsin 有什么区别呀?3：看你仿的是开环增益，还是闭环增益了。开环的话，直接在输入端接 vac，然后仿 ac 性能就可以了。闭环的话电路得接成一定的形式
18、，参见 allen 的模拟电路设计。似乎用 pin 也可以 不过我用电压源加的。问：请教：在 cadence下怎么仿运放的相位裕度?在 cadence下仿运放，把运放做比较器来做，可是仿真结果怎么出不来正确的高低电平呢，而是个正弦波呢?问题出在什么地方呢?答：1：我是在 spectre上跑的。两级运放，加了补偿电容;加小信号源(正弦波)到输入端，作 ac 扫描，result-direct plot-gain&phase就出来了，在 0db 的地方，180-对应的角度=相位裕度。2：Allen 那本书的 P250 页(中文版)有如何仿运放的方法，去看看就说个那是不是等效个并联呢答如果电路仿真的话
19、可以等效但是画完版图的话就要考虑这样和单纯并联寄生的不同了一般来说这样的寄生小一些因为他的源漏共用问相躁图在带宽后面会有很大的上翘的尖为什么会这种情况呢是还是的带宽处的向上翘那是的引起的或者说是环路引起的在带宽处上翘是因为环路设计的相位裕度不够对的楼上说相位裕度的问题其实我在测试的时候遇到过这样子的情况有的时候受到数字电路的干扰或者内部有些模块出现微振荡也可能有可能看看是在频率整数倍吗减小带宽减小的失配减小开关的电荷注入可以一定程度的抑制问和都可以做吗有没有人都用过我是专指工艺的答都可以是基于频域分析的速度快是基于时域仿真的速度慢但精度高如问如何用计算电路在8/8 是了。两级运放增益应该比较大
20、，不该直接加小信号仿的。问：阈值电压问题?用 level49 模型的.lib 文件进行反相器的静态工作点的分析，电路中PMOS 管的源极接 Vdd，NMOS 管的源极接地，得出的 NMOS 管的阈值 电压比模型中表的 Vth0 的高 0.1V 左右，PMOS 管的阈值电压比模型中的低 0.1V 左右，百思不得其解，为什么在源体电压的情况下，得出的 Vth与模 型中的 Vth0 不同呢。从模型的阈值电压计算方法看，它是没有加入沟道长度、宽长比的啊，另外他们的温度也的设为 25。说个那是不是等效个并联呢答如果电路仿真的话可以等效但是画完版图的话就要考虑这样和单纯并联寄生的不同了一般来说这样的寄生小一些因为他的源漏共用问相躁图在带宽后面会有很大的上翘的尖为什么会这种情况呢是还是的带宽处的向上翘那是的引起的或者说是环路引起的在带宽处上翘是因为环路设计的相位裕度不够对的楼上说相位裕度的问题其实我在测试的时候遇到过这样子的情况有的时候受到数字电路的干扰或者内部有些模块出现微振荡也可能有可能看看是在频率整数倍吗减小带宽减小的失配减小开关的电荷注入可以一定程度的抑制问和都可以做吗有没有人都用过我是专指工艺的答都可以是基于频域分析的速度快是基于时域仿真的速度慢但精度高如问如何用计算电路在