ilinISE使用入门手册.docx

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1、Xilinx ISE 使用入门手册公布日期：2023-3-6 13:06:10文章来源：搜电扫瞄次数： 64141、ISE 的安装现以 ISE 5.2i 为例介绍Xilinx ISE Series 的安装过程。1系统配置要求ISE 5.2i 推举的系统配置与设计时选用的芯片有关。由于在综合与实现过程中运算量格外大，所以对系统配置要求很高。为了提高综合、仿真、实现过程的速度，对于计算机的CPU 的主频、主板和硬盘的工作速度，尤其是内存大小配置都有格外高的要求。在ISE 5.2i 支持的全部Xilinx 的FPGA/CPLD 中，要求最低的Spartan II 和 XC9500/XL/XV 等系列

2、需要的内存和虚拟内存推举值均到达128MB，而对于 Virtex-II XC2V8000来说，需要的内存和虚拟内存推举值均高达3GB。2） ISE 5.2i 的安装以中文版Windows XP 操作系统为例加以说明。（1） 启动Windows XP，插入ISE5.2i 安装光盘，自动或选择执行Install.exe，安装界面如图4.25所示。图4.25 ISE5.2i 安装界面（2） 单击此时安装界面上的操作选择“下一步”直到消灭图示对话框，输入有效的Registration ID。之后单击“下一步”选择安装路径；再之后点击“下一步”，会弹出图4.26的对话框，可以选择器件模型。图4.26 器

3、件模型选择对话框（3） 点击“下一步”，如图4.27所示，可以选择器件种类。图4.27 器件种类选择对话框通过以上步骤后，可依据具体状况来选择，连续“下一步”即可完成安装。安装完成后，环境变量应作如下描述：假设操作系统是Windows NT/2023/XP，选择开头把握面板系统选项系统高级环境变量，在环境变量中参与：变量名：Xilinx变量值：C：Xilinx即安装路径 具体设置如图4.28所示。图4.28 环境变量设置操作图3） 安装第三方软件在 PC 上安装完ISE 之后，还需要安装第三方仿真软件，如ModelSim 等。2 ISE 工程设计流程下面主要概述ISE 的根本开发流程以及在开发

4、过程中的各个阶段需要用到的工具软件。图4.29 说明白利用Xilinx 公司的ISE 开发设计软件的工程设计流程，具体分为五个步骤：即输入Design Entry、综合Synthesis、实现(Implementation)、验证Verification、下载Download。图4.29 ISE 的工程设计流程1图形或文本输入(Design Entry)图形或文本输入包括原理图、状态机、波形图、硬件描述语言HDL，是工程设计的第一步，ISE 集成的设计工具主要包括HDL 编辑器HDL Editor、状态机编辑器StateCAD、原理图编辑器ECS、IP 核生成器CoreGenerator和测试

5、鼓舞生成器HDL Bencher等。常用的设计输入方法是硬件描述语言HDL和原理图设计输入方法。原理图输入是一种常用的根本的输入方法， 其是利用元件库的图形符号和连接线在ISE 软件的图形编辑器中作出设计原理图，ISE 中设置了具有各种电路元件的元件库，包括各种门电路、触发器、锁存器、计数器、各种中规模电路、各种功能较强的宏功能块等用户只要点击这些器 件就能调入图形编辑器中。这种方法的优点是直观、便于理解、元件库资源丰富。但是在大型设计中，这种方法的可维 护性差，不利于模块建设与重用。更主要的缺点是：当所选用芯片升级换代后，全部的原理图都要作相应的改动。故在ISE 软件中一般不利用此种方法。为

6、了抑制原理图输入方法的缺点，目前在大型工程设计中，在ISE 软件中常用的设计方法是HDL 设计输入法，其中影响最为广泛的HDL 语言是VHDL 和Verilog HDL。它们的共同优点是利于由顶向下设计，利于模块的划分与复用， 可移植性好，通用性强，设计不因芯片的工艺和构造的变化而变化，更利于向ASIC 的移植，故在ISE 软件中推举使用HDL 设计输入法。波形输入及状态机输入方法是两种最常用的关心设计输入方法，使用波形输入法时，只要绘制出鼓舞波形的输出波 形，ISE 软件就能自动地依据响应关系进展设计；而使用状态机输入时，只需设计者画出状态转移图，ISE 软件就能生成相应的HDL 代码或者原

7、理图，使用格外便利。其中ISE 工具包中的StateCAD 就能完成状态机输入的功能。但是需要指出的是，后两种设计方法只能在某些特别状况下缓解设计者的工作量，并不适合全部的设计。2） 综合Synthesis综合是将行为和功能层次表达的电子系统转化为低层次模块的组合。一般来说，综合是针对VHDL 来说的，马上VHDL 描述的模型、算法、行为和功能描述转换为FPGA/CPLD 根本构造相对应的网表文件，即构成对应的映射关系。在 Xilinx ISE 中，综合工具主要有Synplicity 公司的Synplify/Synplify Pro，Synopsys 公司的FPGA Compiler II/E

8、xpress， Exemplar Logic 公司的 LeonardoSpectrum 和 Xilinx ISE 中的 XST 等，它们是指将HDL 语言、原理图等设计输入翻译成由与、或、非门，RAM，存放器等根本规律单元组成的规律连接网表，并依据目标与要求优化所形成的规律连接，输出edf 和 edn 等文件，供CPLD/FPGA 厂家的布局布线器进展实现。3） 实现(Implementation)实现是依据所选的芯片的型号将综合输出的规律网表适配到具体器件上。Xilinx ISE 的实现过程分为：翻译Translate、映射Map、布局布线Place & Route等3个步骤。ISE 集成的

9、实现工具主要有约束编辑器Constraints Editor、引脚与区域约束编辑器PACE、时序分析器Timing Analyzer、FPGA 底层编辑器FGPA Editor、芯片观看窗Chip Viewer和布局规划器Floorplanner等。4） 验证Verification验证(Verification)包含综合后仿真和功能仿真Simulation等。功能仿真就是对设计电路的规律功能进展模拟测试，看其是否满足设计要求，通常是通过波形图直观地显示输入信号与输出信号之间的关系。综合后仿真在针对目标器件进展适配之后进展，综合后仿真接近真实器件的特性进展，能准确给出输入与输出之间 的信号延时

10、数据。ISE 可结合第三方软件进展仿真，常用的工具如Model Tech公司的仿真工具ModelSim 和测试鼓舞生成器HDL Bencher ，Synopsys 公司的VCS 等。通过仿真能准时觉察设计中的错误，加快设计中的错误，加快设计进度，提高设计的牢靠性。每个仿真步骤假设消灭问题，就需要依据错误的定位返回到相应的步骤更改或者重设计。5） 下载Download下载Download即编程Program设计开发的最终步骤就是将已经仿真实现的程序下载到开发板上，进展在线调试或者说将生成的配置文件写入芯片中进展测试。在ISE 中对应的工具是iMPACT。3 VHDL 设计操作指南首先进入 ISE

11、 工程治理器Project Navigator界面，如图4.30所示。 Project Navigator 是 ISE 所用集成工具的连接纽带，通过使用Project Navigator，设计者可以创立、组织和治理自己的设计。图4.30 ISE 工程治理器界面ISE 供给了很多例如工程，这些工程都存放在ISE 文件当中，可以通过File-Open Example 来翻开。ISE 为我们供给了一个很有特色的工具，那就是语言关心模板Language Templates。点击 Edit-Language Templates，可以调用语言关心模板，其界面如图4.31所示。图4.31 ISE 语言关心模

12、板示意图在语言模板中存放了很多HDL 语言的通用语法构造和使用范例，特别是很多依据 Xilinx 器件 IP 核与硬件原语编写的实例化程序。使用语言模板，可以便利地把这些语法构造和范例插入到设计者自己的代码文件中，大大便利了程序的 编写，提高了工作效率。语言模板依据ABEL、COREGEN、UCF、Verilog 和 VHDL 的挨次存放在模板视窗中。其中COREGEN 的UCF 是 ISE 5.x 增关心模板。COREGEN 模板由两个名目组成，分别存放当前工程中生成的IP 核的Verilog 和VHDL 实例化文件，基内容与IP 核生成器生成IP 核时自动生成的实例化文件.veo，.vho

13、一样。UCF 模板也分成两个名目，依次存放CPLD 和FPGA 的用户约束文件.ucf的约束范例。这个模板使手工编辑UCF 文件更加简洁。ABEL、Verilog 和VHDL 三大语言模板大致可以分为以下4个工程:（1） 器件例化Component Instantiation：该模板仅存在于 Verilog 和VHDL 中，给出了块RAMBlock RAM、数字时钟延迟锁相环Clock DLL、数字时钟治理单元DCM、分布式 RAM/ROMDistributed RAM/ROM、全局时钟缓冲Global Clock Buffer、查找表LUT、基于查找表的移位存放组SRLUT、I/O 器件、乘

14、法器和选择器MUX等器件模块的实例化范例。（2） 语法模板Language Templates：该模板给出了根本语法规章和应用范例。（3） 综合模板Synthesis Templates：该模板给出了可综合实现的一些根本单元模块的范例，如乘法器、计数器和触发器等。（4） 用户模板User Templates：该模板存放用户自己创立的特定构造，是语言模板的功能扩展。4 ISE 综合使用实例在 NBA 篮球竞赛中有一个24秒进攻规章，即从猎取球权到投篮击中篮板、篮框、命中或投篮被侵害，其有效时间合计不能超过24秒，否则被判违例，将失去球权。在此过程中，设置24秒、启动倒计时、暂停倒计时或者中途终止

15、24秒即球权归对方均由裁判把握。本实例就是设计一个用于篮球竞赛的24秒倒计时器，并且为了模拟现场竞赛状况， 系统中设置了24秒预设键K1、倒计时启动键 K2和倒计时暂停键K3，并将计时精度设置为0.1秒。各按键具体功能如下： K1键按下，LED 灯显示24秒；K2键按下，倒计时；K3键按下，计时停顿。1） 建一个工程Project选择 File / New Project命令，在图4.32所示对话框中输入工程名和工程名目，并设置器件参数。本设计使用的器件为Spartan2，xc2s100，tq144，-5。使用 VHDL 硬件描述语言编程。点击OK 按钮确认。图4.32 建工程对话框2） 建立

16、和编辑VHDL 源文件选中工程，点右键选New Source 选项如图4.33所示，添加文件 count_t.vhd，led_2.vhd，sec_1.vhd如图4.34所示。并在文件中输入相应的 VHDL 程序。图4.33 添加文件对话框图4.34 建VHDL 文件对话框3） 规律综合Synthesize选中 Synthesize 选项，点 进展参数设置，可以对任何操作进展参数设置。设置完成后，双击 Synthesize 选项，或右键选择Run 选项。对其他两个VHDL 程序进展同样的操作。图4.35 综合参数设置示意图图4.36 综合完成后界面4） 设计中的有关仿真(1) 创立 Testbe

17、nch波形源文件在工程项窗口Project Window 的源文件中选中count_t.vhd ，用鼠标右点，在弹出的窗口中选择 New Source如图4.37所示，消灭New 对话框，再选择Test Bench Waveform文件类型，并输入文件名wave_1，点击下一步，再点击下一步，完成创立并进展初始化时间设置如图4.38所示。图4.37 选中源文件并创立Testbench波形文件图4.38 创立Testbench波形文件的初始化时间设置(2) 设置输入信号初始值依据被仿真模块的设计要求，对各个输入信号进展初始化设置如图4.39所示。初始化设置完毕后将 testbench文件存盘，这

18、时HDL Bencher 会提示我们设置期望仿真的时钟周期数默认值为1，设置完毕后点击 OK 退出HDL Bencher。图4.39 输入信号的初始设置(3) 生成预期的输出响应由于系统时钟为50MHz，要分频实现1Hz 时钟波形过长，因此，下面以sec_1.vhd 为例介绍仿真。选择对应 sec_1.vhd 的仿真波形文件wave_3.tbw，执行Generate Expected Simulation Results 操作(如图4.40所示)，即可得到预期的输出响应波形(如图4.41所示)，从图中可以看出，输出响应的波形满足设计要求。点击，可查看测试鼓舞的掩盖率(如图4.42所示)。图4.

19、40 生成预期的输出响应操作示意图图4.41 生成预期的输出响应图4.42 测试鼓舞的掩盖率示意图4使用ModelSim 进展仿真依据 HDL Bencher 中产生的预期结果，接着就可以使用Modelsim 进展仿真SimulateModelsim 进展仿真可分为行为仿真亦即功能仿真和布局布线后仿真时序仿真。我们先进展行为仿真。选择wave_3.tbw，执行Simulate Behavioral VHDL Model行为仿真操作如图4.43所示，可得到如图4.44所示的行为仿真结果，从仿真波形可以看出，仿真结果是正确的。仿真完后关闭Modelsim 主窗口退出Modelsim。图4.43 行

20、为仿真操作示意图图4.44 行为仿真波形图再进展时序仿真：选择wave_3.tbw，执行Simulate Post-Place & Route VHDL Model布局布线后仿真，即时序仿真操作如图4.45所示，可得到如图4.46所示的时序仿真结果，从仿真波形可以看出，仿真结果是正确的,并且从输入到产生输出，有确定的时间延迟。仿真完后关闭Modelsim 主窗口退出Modelsim。图4.45 时序仿真操作示意图图4.46 时序仿真波形图依照上述的操作步骤，分别对其他程序进展有关的仿真及分析。5） 建立和编辑顶层原理图文件对于顶层文件,即可使用VHDL 文本输入方式,也可使用原理图输入方式。这

21、里我们将使用原理图的输入方式来建立顶层文件。（1） 原理图形符号的生成Symbol为了在原理图的设计中利用前面已使用VHDL 进展有关设计的成果，我们先要将经过编译后的VHDL 程序生成可供原理图设计中直接调用的原理图形符号。选择 count_t.vhd，执行Create Schematic Symbol 操作如图4.47所示，即可生成可供原理图设计中直接调用的原理图形符号count_t。同理，对其他两个文件执行一样的操作。图4.47 原理图形符号的创立操作（2） 顶层原理图文件的创立选中工程，鼠标右点，在弹出的窗口中选择New Source如图4.48所示 ，再在弹出的窗口中选择文件的类型为

22、Schematic，并输入文件名pic_top 后，执行”下一步”，即完成了原理图文件的创立，进入原理图的编辑状态。图4.48 原理图的创立操作（3） 原理图的编辑 放置元件Symbols：在 Symbols 的 e:/xilinx/bin/24sec 中选中所需元件的原理图符号，并在右边的图中期望的位置点左键进展放置，如图4.49所示。假设位置不适宜，可进展移动调整。图4.49 在原理图中放置元件的操作 元件间的连线：点 ，进展连线操作。 放置 I/O 端口并编辑端口名：点，放置/端口。选中端口，点右键，在弹出的对话框中选择“Rename Port”后，再在弹出的对话框中输入系统设定的端口名

23、。或者双击端口，在弹出的对话框中输入系统设定的端口名。 原理图的保存：原理图编辑好后(如图4.50所示)，应执行存盘操作，将原理图进展保存。图4.50 编辑好的顶层原理图 原理图错误的检查：为了检查原理图是否有错，可执行原理图的检错操作。假设有错，则改正，直到完全正确为止。 原理图的规律综合：假设原理图经过检查没有错误，可进展规律综合。6） 设计ucf 文件首先选中 pic_top ，按右键在弹出的窗口中选择New Source，再在弹出的建文件窗口中选择Implementation Constraints File，并输入文件名top.ucf如图4.51所示。接着执行“下一步”，即进入 uc

24、f 文件的编辑操作，这时我们可依据系统的输入输出要求并参照下载板的用户手册，对系统的端口进展管脚锁定如图4.52所示。管脚全部锁定并 检查无误后应进展存盘操作。图4.51 ucf 文件的建立操作示意图图4.52 本设计的ucf 文件7） 设计实现运行设计实现Implement Design：选中 pic_top，运行Implement Design，如图4.53所示。图4.53 运行设计实现操作图在 FloorPlanner 中查看设计布局：开放Place & Route，运行 View/Edit Placed Design (FloorPlanner)，即可查看设计布局，如图4.54所示。图

25、4.54 在FloorPlanner 中查看设计布局操作图8系统的时序仿真在完成任务上述步骤后，我们可以依据前面已经介绍的方法，对系统顶层文件进展时序仿真。9系统的配置和硬件验证首先选中 pic_top，执行Generate Programme File ，生成配置文件，如图4.55所示。图4.55 配置文件生成示意图接着双击Configure DeviceiMPACT，启动 iMPACT 进展配置。设置配置方式选为 Slave Serial Mode如图4.56所示，对应的下载板上拨码开关也设置成Slave Serial Mode 模式，即M0，M1，M2，PROG，JTAG，SV_SrI 对应的状态为OFF，OFF，X，ON，OFF，ON。单击完成，运行后弹出Add Device 对话框，选中pic_top.bit 如图4.57 所示，点击翻开按钮，这时窗口中会消灭芯片图样如图4.58所示，点右键，选Program，即执行编程下载功能。执行完毕后消灭Programming Succeeded如图4.59所示，则表示下载成功。下载成功后，即可依据系统的设计要求在 EDA 试验开发系统上进展硬件验证。图4.56 配置方式选择示意图图4.57 下载文件选择示意图图4.58 下载操作示意图图4.59 下载成功示意图