第四章总线与时序.ppt

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1、4.1 概述概述4.2 IBM PC/XT系统总线与时序系统总线与时序4.3 ISA总线总线与与时序时序4.4 PCI总线总线第四章第四章 总线和时序总线和时序4.1 概述概述总线总线是计算机中连接各部件的一组公共通信线。是计算机中连接各部件的一组公共通信线。F总线的基本概念总线的基本概念1970年年DEC公司公司PDP-11小型计算机首次采用总线技术。小型计算机首次采用总线技术。总线结构的优点：总线结构的优点：便于采用模块化结构设计方法，简化系统设计便于采用模块化结构设计方法，简化系统设计标准总线得到各厂商的支持，便于开发相互兼容标准总线得到各厂商的支持，便于开发相互兼容的硬件板卡和软件的硬

2、件板卡和软件模块结构便于系统的扩充和升级模块结构便于系统的扩充和升级便于故障诊断和维修便于故障诊断和维修.F总线的基本概念总线的基本概念微型计算机自诞生以来一直采用总线结构微型计算机自诞生以来一直采用总线结构总线速度是微机性能的主要指标之一总线速度是微机性能的主要指标之一目前在微型计算机系统中常把总线作为一个独立的目前在微型计算机系统中常把总线作为一个独立的部件看待部件看待微机系统中的微机系统中的I/O接口本质上是接口本质上是I/O设备与微机系统设备与微机系统总线的接口总线的接口F总线的基本概念总线的基本概念按总线传送信息的类别，可以把总线分成控制总线、按总线传送信息的类别，可以把总线分成控制

3、总线、地址总线和数据总线。地址总线和数据总线。总线也包括电源线和地线。总线也包括电源线和地线。F总线的基本概念总线的基本概念控制总线控制总线控制总线上传送一个部件对另一个部件的控制信号。控制总线上传送一个部件对另一个部件的控制信号。在总线上，可以控制其他部件的部件称为总线主控在总线上，可以控制其他部件的部件称为总线主控或或主控主控(bus master)，被控部件称为被控部件称为从控从控(slave)根据不同的使用意义，有的为双向根据不同的使用意义，有的为双向,有的为三态，有的为三态，有的非三态有的非三态F总线的基本概念总线的基本概念地址总线地址总线地址总线上传送地址信号，总线主控用地址信号地

4、址总线上传送地址信号，总线主控用地址信号指定其需要访问的部件（如外设、存储器单元）。指定其需要访问的部件（如外设、存储器单元）。总线主控发出地址信号后，总线上的所有部件均总线主控发出地址信号后，总线上的所有部件均感受到该地址信号，但只有经过译码电路选中的感受到该地址信号，但只有经过译码电路选中的部件才接收主控的控制信号，并与之通信。部件才接收主控的控制信号，并与之通信。地址总线是单向的，即地址信号只能由总线主控地址总线是单向的，即地址信号只能由总线主控至从控。地址总线也是三态的，非主控部件不能至从控。地址总线也是三态的，非主控部件不能驱动地址总线。驱动地址总线。F总线的基本概念总线的基本概念数

5、据总线数据总线数据总线上传送数据信息，数据总线是双向的，数据总线上传送数据信息，数据总线是双向的，数据信息可由主控至从控（写），也可由从控至数据信息可由主控至从控（写），也可由从控至主控（读）。主控（读）。数据总线是三态的，未被地址信号选中的部件，数据总线是三态的，未被地址信号选中的部件，不驱动数据总线（其数据引脚为高阻）。不驱动数据总线（其数据引脚为高阻）。数据总线的根数称为总线的宽度。数据总线的根数称为总线的宽度。16位总线，指位总线，指其数据总线为其数据总线为16根。根。F总线的层次结构总线的层次结构计算机的总线系统由处于计算机系统不同层次上的若计算机的总线系统由处于计算机系统不同层次上

6、的若干总线组成：干总线组成：CPU总线、系统总线、局部总线、外部总线、系统总线、局部总线、外部总线。总线。CPU总线总线CPU、RAM、ROM、控制芯片组等芯片之间的控制芯片组等芯片之间的信号连接关系称为信号连接关系称为CPU总线，包括控制总线、地总线，包括控制总线、地址总线和数据总线址总线和数据总线CPU总线实现了总线实现了CPU与主存储器、与主存储器、Cache、控制控制芯片组、以及多个芯片组、以及多个CPU之间的连接，并提供了与之间的连接，并提供了与系统总线的接口系统总线的接口F总线的层次结构总线的层次结构CPU总线总线CPU总线针对具体处理器设计，因此没有统一的总线针对具体处理器设计，

7、因此没有统一的规范。规范。系统总线系统总线系统系统总线为主机系统与外围设备之间的通信通道。总线为主机系统与外围设备之间的通信通道。在主板上，系统总线表现为与扩展插槽相连接的一在主板上，系统总线表现为与扩展插槽相连接的一组逻辑电路和导线，所以系统总线也叫组逻辑电路和导线，所以系统总线也叫I/O通道总通道总线线系统总线必须有统一的标准，以便按标准设计各类系统总线必须有统一的标准，以便按标准设计各类适配卡适配卡ISA、EISA、MCA、VESA、PCI、AGPF总线的层次结构总线的层次结构系统总线系统总线ISA:Industry Standard Architecture工业标准体工业标准体系结构，

8、系结构，16位标准总线，数据传输率位标准总线，数据传输率8MB/sMCA:Micro Channel Architecture微通道体系结微通道体系结构，构，32位标准总线，数据传输率位标准总线，数据传输率40MB/sEISA:Extended Industry Standard Architecture扩扩展工业标准体系结构，展工业标准体系结构，32位标准总线，数据传输率位标准总线，数据传输率33MB/sVESA:Video Electronic Standard Association视频视频电子标准协会。电子标准协会。VESA总线也称为总线也称为VL-bus(VESA Local Bus

9、)，32位标准总线，数据传输率位标准总线，数据传输率133MB/sF总线的层次结构总线的层次结构系统总线系统总线PCI:Peripheral Component外部设备互连。外部设备互连。32/64位标准总线，数据传输率位标准总线，数据传输率132MB/sAGP:Accelerated Graphics Port加速图形接口，加速图形接口，专为提高视频带宽而设计的总线规范。它是点对点连专为提高视频带宽而设计的总线规范。它是点对点连接，连接控制芯片组和接，连接控制芯片组和AGP显示卡，因此严格说显示卡，因此严格说AGP不能称为总线，而是一种接口标准不能称为总线，而是一种接口标准F总线的层次结构总

10、线的层次结构局部总线局部总线用于主机内部特定子系统之间的紧密连接，设置局部用于主机内部特定子系统之间的紧密连接，设置局部总线的目的是为了提高总线的目的是为了提高CPU与高带宽占用部件（如显与高带宽占用部件（如显卡）之间的数据传输速率卡）之间的数据传输速率PCI、VESA、AGP为局部总线为局部总线F总线的层次结构总线的层次结构外部总线外部总线用来提供用来提供I/O设备与系统中其他部件间的公共通信通路。设备与系统中其他部件间的公共通信通路。外部总线标准化程度最高，适用各种外部总线标准化程度最高，适用各种处理器。处理器。SCSI小型计算机系统互连小型计算机系统互连USB通用串行总线通用串行总线外部

11、总线本质上应该算作主机与外设的接口外部总线本质上应该算作主机与外设的接口F总线的层次结构总线的层次结构F总线的层次结构总线的层次结构82439TX System Controller(MTXC)82371AB PCI ISA IDE Xcelerator(PIIX4)F总线的层次结构总线的层次结构550MHzIDE2Pentium III北桥北桥440BXAGP南桥南桥PIIX4ECMOS&RTCUSB超级超级I/OIDE1COM1COM2LPT1550MHzL1CacheL2Cache处理机总线处理机总线 100MHz100MHzPCI 总线总线 33MHzPCI 插槽插槽ISA插插槽硬件槽

12、硬件验箱验箱ISA总线总线 8MHz内存条内存条ROM BIOS显显示示器器硬盘硬盘光驱光驱软驱软驱键盘鼠标键盘鼠标打印机打印机MODEM66MHz显卡显卡内频内频外频外频倍频系数倍频系数5.54.2 8088CPU与时序与时序IBM PC/XT微机系统以微机系统以8088为为CPU。8088/8086有有两种不同的模式：两种不同的模式：最小工作模式最小工作模式单处理器工作模式单处理器工作模式 最大工作模式最大工作模式多处理器工作模式多处理器工作模式F8088/8086的引脚的引脚地址总线地址总线数据总线数据总线控制总线控制总线8088与与8086有相同之处也有不同之处。有相同之处也有不同之处

13、。8088GNDA14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGND最大组态（最小组态最大组态（最小组态）VCCA15A16/S3A17/S4A18/S5A19/S6(HIGH)(SSO)MN/MXRDRQ/GT0(HOLD)RQ/GT1(HLDA)LOCK(WR)S2(IO/M)S1(DT/R)S0(DEN)QS0(ALE)QS1(INTA)TESTREADYRESETq8088CPU是是双双列列直直插插式式芯芯片片，共共有有40条条引引脚脚;q 引引脚脚33决决定定工工作作模模式式:接地，接地，最大模；最大模；接接+5V,最小模式

14、最小模式 q 在两种模式下引脚在两种模式下引脚2431有不同的名称和有不同的名称和意义意义引脚名称及定义引脚名称及定义VCC、GND :电源和地电源和地 AD7AD0:地址、数据复用线，双向地址、数据复用线，双向 A15A8:地址输出，单向地址输出，单向 A19/S6A16/S3:地址、状态复用线地址、状态复用线S6恒为恒为0，S5=0禁止可屏蔽中断，禁止可屏蔽中断，S5=1响应响应S4S3当前正在使用的段寄存器当前正在使用的段寄存器00ES01SS10CS或未使用任何段或未使用任何段11DSNMI :非非屏蔽中断申屏蔽中断申请输请输入端，上升沿触入端，上升沿触发发INTR:可可屏蔽中断申屏蔽

15、中断申请输请输入端，高入端，高电电平有效平有效CLK :时钟输时钟输入端，入端，4.77MHz，33占空比占空比RESET :系系统统复位端，高复位端，高电电平有效，至少平有效，至少4个个T状状态态READY :准准备备好好输输入端，外入端，外设设向向CPU发发出出/TEST :测试测试信号信号输输入端，保入端，保证证与外与外设设同步同步/RD :读读信号信号输输出，低出，低电电平有效平有效/WR :写信号写信号输输出，低出，低电电平有效平有效MN/MX :高高电电平平为为最小，低最小，低电电平平为为最大模式最大模式最小模式下第最小模式下第24-31引脚信号简介引脚信号简介/INTA :中断响

16、中断响应输应输出，低出，低电电平有效，平有效，连续发连续发两个两个ALE :地址地址锁锁存允存允许许信号信号输输出，高出，高电电平有效平有效/DEN:数据允数据允许许信号信号输输出，数据出，数据总线总线收收发发器器输输出允出允许许信号，信号，DMA时时浮空。浮空。DT/R :数据数据发发送与接收信号送与接收信号输输出端。高送，低接。出端。高送，低接。IO/M :为为高高时时与与I/O设备设备交交换换数据，低数据，低时时与存与存储储器器SS0:系系统统状状态态信号信号输输出端。出端。HOLD :总线总线保持保持请请求信号求信号输输入端（入端（DMA）HLDA :总线总线保持保持应应答答输输出端，

17、出端，CPU释释放放总线权总线权。8088 在最小模式下的典型配置在最小模式下的典型配置 地址锁存器地址锁存器8282(两片两片)STB OE数据收发器数据收发器OE 8286 T/R A15A8S6S3/A19A16AD7AD0ALECLKRESETREADYMN/MXVCCGNDGNDDENDT/RIO/MWRRDHOLDHLDAINTRINTANMITESTSSO8088CPU地址总线地址总线数据总线数据总线控制总线控制总线8284A CLKRESETREADY+5V内内存存I/O接口接口最大模式下有关引脚的定义最大模式下有关引脚的定义QS1、QS0 :指令指令队队列状列状态输态输出。出

18、。QS1QS0操作操作00无无操作操作01从从指令队列的第一字节中取走代码指令队列的第一字节中取走代码10队列空队列空11除除第一字节外，还取走了后续字节中的代码第一字节外，还取走了后续字节中的代码/S2、/S1、/S0:总线总线周期状周期状态态信号信号输输出端。出端。/LOCK :总线总线封封锁锁信号信号输输出端。由出端。由LOCK指令指令产产生。生。/RQ,/GT1、/RQ,GT0 :总线请总线请求信号求信号输输入入/总线请总线请求求允允许许信号信号输输出端，相当于最小模式下出端，相当于最小模式下HOLD/HLDA。8088 在最大模式下的典型配置在最大模式下的典型配置 +5V地址锁存器地

19、址锁存器8282(两片两片)STB 数据收发器数据收发器OE 8286T T MRDC 8288 MWTC 总线总线 IORC控制器控制器 IOWC INTA8259A及有关电路及有关电路 A15A8S6S3/A19A16AD7AD0CLKRESETREADYMN/MXVCCRDQS0QS1LOCKTESTHIGHNMIGNDGND8284A CLKDT/RDENALE8088CPU地址总线地址总线数据总线数据总线控制总线控制总线PC总总线线插插槽槽RESETREADYS0S1S2INTRRQ/GT0RQ/GT18088与与8086的不同之处的不同之处1、8088的数据线只有的数据线只有AD7

20、AD0 8位，而位，而8086有有AD15AD0共共16位。位。2、第、第28脚脚 8088为为IO/M，而而8086为为M/IO。3、第第34脚脚 8088为为/SS0，而而8086为为BHE/S7，S7未定未定义，义，BHE是高是高8位数据总线允许信号。位数据总线允许信号。BHEA0所用所用数据引脚数据引脚操操 作作00AD15AD0从偶地址开始读从偶地址开始读/写一个字写一个字10AD7AD0从偶从偶地址或地址或IO端口读端口读/写一个字节写一个字节01AD15AD8从奇从奇地址或地址或IO端口读写一个字节，或端口读写一个字节，或从奇地址单元开始读从奇地址单元开始读/写一个字写一个字11

21、AD7AD0第一个总线周期低第一个总线周期低8位送位送AD7AD0，第二个时将高第二个时将高8位送位送AD15AD84.2 8088系统时序系统时序时钟周期时钟周期：由系统的主频决定，用：由系统的主频决定，用T表示，也称为表示，也称为T状态状态，是，是8088中处理动作的最小单位。中处理动作的最小单位。总线周期总线周期：CPU从存储器或从存储器或IO端口存取一个字节所需的时间。一个端口存取一个字节所需的时间。一个总线周期至少需要总线周期至少需要4个个T状态，如外设速度跟不上状态，如外设速度跟不上CPU的速度，则要的速度，则要在在T3和和T4之间插入一个或多个等待状态之间插入一个或多个等待状态T

22、W。指令周期指令周期：执行一条指令所需的时间。不同的指令有不同的指令周：执行一条指令所需的时间。不同的指令有不同的指令周期。期。总线周期总线周期T1T2T3T4CLK时序图时序图时序图时序图:芯片芯片/总线上有关引脚信号随时间发生变化的总线上有关引脚信号随时间发生变化的 关系图。关系图。时间时间有有关关引引脚脚信信号号T1T2T3T4A19A0D7D0ALECLKMEMR例例 IBM PC/XT 总线上存储器读周期时序总线上存储器读周期时序 时序图以时钟脉冲信号作为时序图以时钟脉冲信号作为横坐标轴横坐标轴，表示时间顺序；，表示时间顺序；纵轴纵轴上是有关操作的引脚信号随时间发生变化的情况，上是有

23、关操作的引脚信号随时间发生变化的情况，时序图中左边时序图中左边出现的事件发生在右边之前出现的事件发生在右边之前。时间时间有有关关引引脚脚信信号号T1T2T3T4A19A0D7D0ALECLKMEMR例例 IBM PC/XT 总线上存储器读周期时序总线上存储器读周期时序CLKIO/MT1T2T3T4A19A16/S6S3A15A8AD7AD0ALERDDT/RDENS6 S3 A7 A0A19A16D7 D0高高 IO低低 M8088CPU I/O端口、存储器读周期时序图端口、存储器读周期时序图WRCLKA19A16/S6S3T1T2T3T4IO/MA15A8DT/RDEN A19A16高高 I

24、O低低 MS6 S3AD7AD0ALE A7 A0D7 D08088CPU I/O端口、存储器写周期时序图端口、存储器写周期时序图4.3 PC总线总线IBM PC/XT总线信号总线信号单总线结构单总线结构(IBM PC/XT主板示意图主板示意图)8088CPUROMRAM键盘键盘接口接口扬声器扬声器接口接口地址锁存器地址锁存器数据驱动器数据驱动器总线控制器总线控制器8288中断控制器中断控制器8259ADMA控制器控制器时钟时钟控制器控制器电源及其他电源及其他辅助电路辅助电路PC/XT总总 线线 插插 槽槽 1PC/XT总总 线线 插插 槽槽 2PC/XT总总 线线 插插 槽槽 3PC/XT总

25、总 线线 插插 槽槽 8、显示卡显示卡多功能卡多功能卡实验箱实验箱驱动卡驱动卡IBM PC/XT总线插槽引脚信号总线插槽引脚信号GNDRESET+5VIRQ2-5VDRQ2-12V+12VGNDMEMWMEMRIOWIORDACK3DRQ3DACK1DRQ1DACK0CLOCKIRQ7IRQ6IRQ5IRQ4IRQ3DACK2T/CALE+5VOSCGNDI/O CH CKD7D6D5D4D3D2D1D0I/O CH RDYAENA19A18A17A16A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0 电源及其他电源及其他10根：根：OSC CLK 5V 12V G

26、ND状态线状态线3根根：I/O CH CK ；I/O通道校验信通道校验信号号 I/O CH RDY；I/O通道准备好，通道准备好，CARD SLCTD；插件板选中，插件板选中，地址线地址线20根根 A0A19地址总线，地址总线，单向输出，由单向输出，由CPU或或DMAC发出发出IBM PC/XT总线插槽引脚信号总线插槽引脚信号GNDRESET+5VIRQ2-5VDRQ2-12V+12VGNDMEMWMEMRIOWIORDACK3DRQ3DACK1DRQ1DACK0CLOCKIRQ7IRQ6IRQ5IRQ4IRQ3DACK2T/CALE+5VOSCGNDI/O CH CKD7D6D5D4D3D2

27、D1D0I/O CH RDYAENA19A18A17A16A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0 数据线数据线8根根D0D7 数据总线，双向输出数据总线，双向输出控制线控制线21根根o总线控制器总线控制器8288发出发出:ALE 地址锁存允许信号地址锁存允许信号MEMR 存储器读控制信号存储器读控制信号 MEMW 、写写 、IOR I/O端口读控制信号端口读控制信号IOW 、写写 、外设发向外设发向8259A:IRQ2IRQ7 中断请求信号中断请求信号 IBM PC/XT总线插槽引脚信号总线插槽引脚信号GNDRESET+5VIRQ2-5VDRQ2-12V+

28、12VGNDMEMWMEMRIOWIORDACK3DRQ3DACK1DRQ1DACK0CLOCKIRQ7IRQ6IRQ5IRQ4IRQ3DACK2T/CALE+5VOSCGNDI/O CH CKD7D6D5D4D3D2D1D0I/O CH RDYAENA19A18A17A16A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0 q与与DMAC有关的信号有关的信号 AEN 地址允许信号，由地址允许信号，由DMAC 发出，切除发出，切除CPU对总线的控制对总线的控制为为1时，时，DMAC控制总线控制总线为为0时，时，CPU 控制总线控制总线DRQ1 DRQ3 通道通道13

29、DMA请求信号请求信号 DACK0 DACK3 通道通道03 DMA响应信号响应信号 T/C 计数结束信号计数结束信号 RESET 复位驱动信号，复位驱动信号，单向输出单向输出IBM PC/XT总线时序总线时序存储器存储器读读周期时序周期时序T1T2T3T4A19A0D7D0ALECLKMEMR例例 假设假设 (DS)=3000H,(BX)=500CH,(3500CH)=9AH 执行执行 MOV AL,BX 指令指令MOV AL,BX包含一个从存储器读操作包含一个从存储器读操作DSESSSCSIP数据暂存器数据暂存器PSW标志标志寄存器寄存器执行部件控制电路执行部件控制电路指令译码器指令译码器

30、AXBXCXDXAHBHCHDHSIDIBPSPALBLCLDL寄存器组寄存器组指指令令队队列列总线总线接口接口控制控制电路电路运运算算器器地地址址加加法法器器、指令指令1指令指令2指令指令3指令指令4、数据数据1数据数据29Ah、地址总线地址总线AB数据总线数据总线DB控制总线控制总线CB地地址址译译码码器器(DS)=3000H,(BX)=500CH,(3500CH)=9AH 执行执行 MOV AL,BX T1T2T3T4A19A16/S6S3IO/MA15A8 AD7AD0ALERDDT/RDENCLKS6 S3A7 A0 A19A16 D7 D01.IO/M变 低，CPU将对内存进行操作

31、2.A19A0上出现地址信号 3.ALE上出现正脉冲信号4.DT/R变低，数据收发器处于接受状态T1T1T2T3T4A19A16/S6S3IO/MA15A8 AD7AD0ALERDDT/RDENCLKS6 S3A7 A0 A19A16 D7 D0(DS)=3000H,(BX)=500CH,(3500CH)=9AH 执行执行 MOV AL,BX 5.A19A16上出现状态信号 0 IF 1 1 S6 S5 S4 S3 使用DSS6=0（8088与总线连）6.AD7AD0变高阻态7.RD变低发给内存,CPU将进行读操作8.DEN 变低允许数据收发器进行数据传送T2T1T2T3T4A19A16/S6

32、S3IO/MA15A8 AD7AD0ALERDDT/RDENCLKS6 S3A7 A0 A19A16 D7 D0(DS)=3000H,(BX)=500CH,(3500CH)=9AH 执行执行 MOV AL,BX T3状态状态9.AD7AD0上出上出现数据信号现数据信号 1 0 0 1 1 0 1 0 AD7 AD0 数据数据由由 3500CH 内存单元送出内存单元送出T1T2T3T4A19A16/S6S3IO/MA15A8 AD7AD0ALERDDT/RDENCLKS6 S3A7 A0 A19A16 D7 D0(DS)=3000H,(BX)=500CH,(3500CH)=9AH 执行执行 MO

33、V AL,BX 10.RD变变高高，CPU从从数数据据线线上上读读数数据据,将将 数数 据据 9AH读读 到到AL中中11.DEN变变高高，数数据据收收发发器器与与总总线线断断开开AD7AD0 变变高高阻态阻态T4存储器存储器写写周期时序周期时序T1T2T3T4ALEA19A0CLKMEMWD7D0例例 假假 设设 (DS)=6000H,(DI)=300AH,(BL)=7CH 执行执行 MOV DI,BL指令指令MOV DI,BL包含一个向存储器写操作包含一个向存储器写操作DSESSSCSIP数据暂存器数据暂存器PSW标志标志寄存器寄存器执行部件控制电路执行部件控制电路指令译码器指令译码器AX

34、BXCXDXAHBHCHDHSIDIBPSPALBLCLDL寄存器组寄存器组指指令令队队列列总线总线接口接口控制控制电路电路运运算算器器地地址址加加法法器器、指令指令1指令指令2指令指令3指令指令4、数据数据17Ch数据数据3、地址总线地址总线AB数据总线数据总线DB控制总线控制总线CB地地址址译译码码器器 (DS)=6000H,(DI)=300AH,(BL)=7CH 执行执行 MOV DI,BLT1状态状态T1T2T3T4A19A16/S6S3IO/MA15A8 AD7AD0ALEWRDT/RDENCLKS6 S3A7 A0 A19A16 D7 D01.IO/M变 低，CPU将对内存进行操作

35、2.A19A0上出现地址信号3.ALE上出现正脉冲信号4.DT/R变高，数据收发器发送T1T2T3T4A19A16/S6S3IO/MA15A8 AD7AD0ALEWRDT/RDENCLKS6 S3A7 A0 A19A16 D7 D0 (DS)=6000H,(DI)=300AH,(BL)=7CH 执行执行 MOV DI,BL5.WR变低，发给内存，CPU将进行读6.A19A16上出现状态信号0 IF 1 1S6 S5 S4 S3 使用DS7.DEN 变低，允许数据收发器进行数据传送8.AD7AD0上出现数据信号即BL的内容0 1 1 1 1 1 0 0T1T2T3T4A19A16/S6S3IO/

36、MA15A8 AD7AD0ALEWRDT/RDENCLKS6 S3A7 A0 A19A16 D7 D0 (DS)=6000H,(DI)=300AH,(BL)=7CH 执行执行 MOV DI,BLT3状态状态10.维维持持有有关关控控制信号不变制信号不变9.继续提供状态继续提供状态信号信号S6S3 数据数据信号信号D7D0T1T2T3T4A19A16/S6S3IO/MA15A8 AD7AD0ALEWRDT/RDENCLKS6 S3A7 A0 A19A16 D7 D0 (DS)=6000H,(DI)=300AH,(BL)=7CH 执行执行 MOV DI,BL11.WR变高，变高，将数将数据据线上的

37、数据线上的数据7CH 写到写到 6300AH 内存内存单元中单元中12.DEN变高，变高，数据数据收发器与总线断开，收发器与总线断开，AD7AD0变高阻态变高阻态T44.4 ISA总线接口总线接口在在IBM PC/AT（80286）机上首先使用，故又称为机上首先使用，故又称为AT总线，在总线，在8位位PC总线上扩展而成总线上扩展而成FISA总线接口总线接口16位位ISA总线在扩展总线在扩展PC总线时，保留了原总线时，保留了原62芯芯PC总总线信号的大部分定义，仅做了少量更改线信号的大部分定义，仅做了少量更改FISA总线接口总线接口在扩展的在扩展的36芯插座上，芯插座上，ISA重新定义了部分信号

38、重新定义了部分信号24位地址信号，允许最大存储器位地址信号，允许最大存储器16MSD15SD0：16位数据信号位数据信号SBHE：总线高字节允许总线高字节允许IRQ15、IRQ14、IRQ12、IRQ11、IRQ10AT机上使用机上使用2片中断控制器片中断控制器8259（主片和从（主片和从片），可有片），可有15级中断请求级中断请求FISA总线接口总线接口DMA请求请求/响应线响应线FISA总线接口总线接口存储器读存储器读/写信号写信号16位访问周期信号位访问周期信号指出当前传送的是16位总线周期总线主控总线主控当DMA控制器使用总线期间，为低电平4.5 PCI总线总线FPCI总线的引脚总线的

39、引脚PCI总线支持总线支持32位和位和64位接口卡，位接口卡，64位卡有位卡有94个接插个接插点，点，32位卡仅有接插点位卡仅有接插点162-|PCI Component Side(side B)|optional|_ mandatory 32-bit pins 64-bit pins _|_|-|-|b01 b11 b14 b49 b52 b62 b63 b94微机系统采用微机系统采用98+22边缘接插件边缘接插件FPCI总线的引脚总线的引脚系统信号系统信号CLK:系统时钟信号。为所有处理提供定时，在系统时钟信号。为所有处理提供定时，在时钟的上升沿采样总线上各信号线的信号。时钟的上升沿采样总

40、线上各信号线的信号。CLK的的频率称为频率称为PCI总线的工作频率，为总线的工作频率，为33MHz。RST#:复位信号。用来使复位信号。用来使PCI所有的特殊寄存所有的特殊寄存器、定序器和信号恢复初始状态。器、定序器和信号恢复初始状态。FPCI总线的引脚总线的引脚地址和数据信号地址和数据信号 AD31:00 地址和数据共用相同的地址和数据共用相同的PCI引脚。引脚。一个一个PCI总线传输事务包含了一个地址信号期和总线传输事务包含了一个地址信号期和接着的一个接着的一个(或多个或多个)数据期。数据期。PCI总线支持猝发总线支持猝发读写功能。读写功能。C/BE3:00 总线命令和字节使能信号。在地总

41、线命令和字节使能信号。在地址期址期,C/BE3:0#定义总线命令定义总线命令;在数据期在数据期,C/BE3:0#用作字节使能。用作字节使能。PAR 奇偶校验信号。它通过奇偶校验信号。它通过 AD31:00 和和C/BE3:0进行奇偶校验进行奇偶校验FPCI总线的引脚总线的引脚接口控制信号接口控制信号 FRAME#:当一个主控设备请求总线时，采样当一个主控设备请求总线时，采样 FRAME#、IRDY#，若均为无效电平，并且同一时钟若均为无效电平，并且同一时钟的上升沿的上升沿GNT#为有效电平，就认定以获得总线控制权。为有效电平，就认定以获得总线控制权。在主控设备发起传输时，将在主控设备发起传输时

42、，将FRAME#驱动为有效电驱动为有效电平，并一直保持，直到开始传输最后一个数据时将平，并一直保持，直到开始传输最后一个数据时将FRAME#驱动为无效电平。驱动为无效电平。IRDY#:主设备准备好信号。当与主设备准备好信号。当与 TRDY#同时有同时有效时效时,数据能完整传输。在写周期数据能完整传输。在写周期,IRDY#指出数据已在指出数据已在AD31:00上上;在读周期在读周期,IRDY#指示主控器准备接收数据。指示主控器准备接收数据。接口控制信号接口控制信号 TRDY#:从设备准备好信号。预示从设备准备完成从设备准备好信号。预示从设备准备完成当前的数据传输。在读周期当前的数据传输。在读周期

43、,TRDY#指示数据变量已在指示数据变量已在AD31:0中中;在写周期在写周期,指示从设备准备好接收数据指示从设备准备好接收数据 STOP#:从设备要求主设备停止当前数据传送。从设备要求主设备停止当前数据传送。LOCK#:锁定信号。用于锁定目标存储器地址。锁定信号。用于锁定目标存储器地址。IDSEL:初始化设备选择。在参数配置读写传输期初始化设备选择。在参数配置读写传输期间间,用作设备配置寄存器的片选信号。用作设备配置寄存器的片选信号。DEVSEL:设备选择信号。该信号有效时设备选择信号。该信号有效时,表明总线表明总线上某设备被选中。上某设备被选中。FPCI总线的引脚总线的引脚仲裁信号仲裁信号

44、 REQ#:总线占用请求信号。任何主控器都有它自总线占用请求信号。任何主控器都有它自己的己的REQ#信号。信号。SERR#:总线占用允许信号总线占用允许信号,指明总线占用请求已指明总线占用请求已被响应。任何主设备都有自己的被响应。任何主设备都有自己的GNT#。FPCI总线的引脚总线的引脚F总线命令总线命令 总线命令在地址期总线命令在地址期 C/BE3:0#线有效时被译码，表线有效时被译码，表明事务的类型明事务的类型0000 中断确认中断确认 中断识别命令中断识别命令 0001 特殊周期特殊周期 提供在提供在PCI上的简单广播机制上的简单广播机制 0010 I/O读读 从从I/O口地址中读数据口

45、地址中读数据 0011 I/O写写 向向I/O地址空间写数据地址空间写数据0110 存储器读存储器读 从内存空间中读出数据从内存空间中读出数据 0111 存储器写存储器写 向内存空间写入数据向内存空间写入数据 1100 多重存储器读多重存储器读 只要只要FRAME#有效有效,就应保持存器就应保持存器 管道连续管道连续,以便大量传输数据以便大量传输数据 F数据传输数据传输数据传输由启动方（主控）和目标方（从控）共同完成数据传输由启动方（主控）和目标方（从控）共同完成所有事件在时钟下降沿同步，在时钟上升沿对信号线采样所有事件在时钟下降沿同步，在时钟上升沿对信号线采样F数据传输数据传输a.总线主控设

46、备获得总线控制权后，将总线主控设备获得总线控制权后，将FRAME#驱动至驱动至有效电平，开始此次传输。同时启动方将目标设备的地有效电平，开始此次传输。同时启动方将目标设备的地址放在址放在AD总线上，命令放在总线上，命令放在C/BE#线上线上b.目标设备从地址总线上识别出目标设备从地址总线上识别出c.启动方停止启动启动方停止启动AD总线，同时改变总线，同时改变C/BE#线上的信号，线上的信号，并驱动并驱动IRDY#至有效电平，表示已作好接收数据的准备至有效电平，表示已作好接收数据的准备F数据传输数据传输d.目标设备将目标设备将DEVSEL#驱动至有效电平，将被请求的驱动至有效电平，将被请求的数据

47、放在数据放在AD总线上，并将总线上，并将TRDY#至有效电平至有效电平,表示总线表示总线上的数据有效上的数据有效e.启动方读数据启动方读数据f.目标设备未准备好传送第二个数据块，因此将目标设备未准备好传送第二个数据块，因此将TRDY#驱动驱动至无效电平至无效电平F数据传输数据传输g.第第6个时钟，目标方已将第三个个时钟，目标方已将第三个数据块放到数据总线上，数据块放到数据总线上，但启动方未准备好，故因此将但启动方未准备好，故因此将IRDY#驱动驱动至无效电平至无效电平i.启动方知道启动方知道第三个第三个数据块是要传输的最后一个，将数据块是要传输的最后一个，将FRAME驱动驱动至无效电平，停止目

48、标方，同时将至无效电平，停止目标方，同时将IRDY#驱动驱动至有效电平，完成接收至有效电平，完成接收j.启动方将启动方将IRDY#驱动驱动至无效电平，总线回到空闲状态至无效电平，总线回到空闲状态F配置空间配置空间 PCI总线实现了参数自动设置功能。每个总线实现了参数自动设置功能。每个PCI设备必设备必须提供须提供256字节的空间结构，软件利用这一结构可以字节的空间结构，软件利用这一结构可以测定什么板插入了测定什么板插入了PCI插槽，从而使软件能够自动地插槽，从而使软件能够自动地为为PCI接口设置系统。接口设置系统。PnP=Plug and Play即插即用即插即用F配置空间配置空间 识别码包含单元识别码（高识别码包含单元识别码（高16位）和厂商识别码（低位）和厂商识别码（低16位）位）单元识别码用来区分单元识别码用来区分PCI接口的类型接口的类型F配置空间配置空间 04H为为状态寄存器（高状态寄存器（高16位）和命令寄存器（低位）和命令寄存器（低16位）位）命令寄存器用来产生命令寄存器用来产生PCI总线命令。命令寄存器的每一总线命令。命令寄存器的每一位都有确切的含义。位都有确切的含义。设备状态寄存器用来记录与设备状态寄存器用来记录与PCI总线有关事件的信息。总线有关事件的信息。