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1、JESD204B CLASS 1 简介与FPGA得实现说明:本文主要分析jesd204b CLASS 1 协议及在FPGA得实现1、什么就是JESD204B协议标准JESD204B就是一个实现高速ADC/DAC数据传输与多ADC/DAC同步得标准。JESD204标准于2006年初次发布,经过2次修订,最新版本就是JESD204B。最初单条LAN得传输速度从3、125Gbps提升到12、5Gbps,最新标准中最重要得就是加入了实现确定延迟得部分。电气特征部分:定义源端阻抗与负载阻抗为100 20%;可采用AC/DC偶合方式,具体AC、DC特性可参考JESD204B规范第4章。2、为什么要重视JE
2、SD204B标准当前ADC/DAC主要采用CMOS与LVDS接口电平。在数据速率不断提高时CMOS接口电路得瞬态电流会增大,导致更高得功耗。虽然LVDS得电流与功耗依然相对较为平坦,但接口可支持得最高速度受到了限制。这就是由于驱动器架构以及众多数据线路都必须全部与某个数据时钟同步所导致得。图1显示一个双通道14位ADC得CMOS、LVDS与CML输出得不同功耗要求。图1 采样率与驱动方式VS功耗从图1可知在大约150 200 MSPS与14位分辨率时,就功耗而言,CML输出驱动器得效率开始占优。CML得优点就是:因为数据得串行化,所以对于给定得分辨率,它需要得输出对数少于LVDS与CMOS驱动
3、器。JESD204B接口规范所说明得CML驱动器还有一个额外得优势,因为当采样速率提高并提升输出线路速率时,该规范要求降低峰峰值电压水平。同样,针对给定得转换器分辨率与采样率,所需得引脚数目也大为减少。表1显示采用200 MSPS转换器得三种不同接口各自得引脚数目,转换器具有各种通道数与位分辨率。在CMOS与LVDS输出中,数据用作每个通道数据得同步时钟,使用CML输出时,JESD204B数据传输得最大数据速率为4、0 Gbps。从该表中可以发现,使用CML驱动器得JESD204B优势十分明显引脚数大为减少。表1 不同驱动方式VS管脚数另一方面采用CMOS接口得ADC/DAC器件受限于其接口传
4、输速率,器件只能在较低频率范围内工作。LVDS相对CMOS接口,其传输速率一般使用也不超过800Mbps,且需要传输随路时钟,对数据传输时序要求严格,对于上Gsps得工作器件通常采用数据分组传输,增加了管脚数,对板卡得布局、时序收敛等带来了非常大得影响。同时这两种连接方式对要求实现多个高速ADC/DAC同步得系统得设计就是非常困难得。3、常用参数解释参数名称可配置值描述L031每个转换器采用得高速接口对数量M0255每颗芯片中得转换器个数F0255一个帧中得字节数S031一个帧中具体一个转换器得采样数N031设备分辨率N031每个采样点得bits数K031多帧中帧得个数CS03每个采样点得控制
5、位数CF031一个链接中具体帧中得控制字个数HD0/1高密度,与数据成帧格式有关SCR0/1扰码3、JESD204B CLASS 1 关键技术在子类1中,系统同步指标体现在不同设备间SYSREF与器件时钟间得时序关系,为了满足CALSS1得各项功能要求,除了SYSREF需要满足建立时间与保持时间要求(TSU与THOLD),具体应用对于确定性延迟得容忍程度对于定义SYSREF与器件时钟得应用分布偏斜要求而言至关重要。图2 同一系统不同器件间SRSREF采样时刻要求为了满足图2得时序关系,JESD204B得时钟系统要求可以为每一个器件提供各种得SYSREF/DCLK对,且SYSREF与DCLK得时
6、序关系可以调整。同时SYSREF/DCLK信号对采用相匹配得走线长度,从而保证时序要求。走线长度匹配限值有SYSREF开关得有效窗口时间确定。不同SYSREF信号到达器件得偏差尽量小,要保证不同时钟在相同时刻采样到SYSREF有效值。3、JESD204B帧格式JESD204B帧格式由3部分组成:CGS:代码组同步(code group sync):当发送端检测到SYNCb信号为低电平时启动发送8B10B中得K28、5码,本数据段不进行扰码与字节替换操作,接收端检测到最少4个BC字节后可释放SYNCb信号;ILA:初始化多帧序列(initial lane alignment):该阶段发送连续得4
7、个初始化多帧(多帧就是由K个帧组成,字节数为K*F),同样本数据段不进行扰码与字节替换;图7 ILA初始化多帧序列初始化多帧以8B10B中得K28、0开始以K28、3结束,其中第二个多帧得第二字节就是K28、4关键字用来指示当前多帧在紧跟着K28、4得后续14个字节就是参数配置信息。表2就是具体得配置参数定义,字符含义可以参考规范得8、3节。表2 配置信息字节定义DATA:数据传输阶段(data transmission),该阶段进行数据传输,规范中要求该阶段得数据需要进行字节替换(注扰码与不扰码得字节替换规则不同),用户可以根据需要确定就是否需要对数据进行扰码操作。字节替换规则:1、没有使能
8、扰码情况下得字节替换规则2、使能扰码情况下得字节替换规则JESD204B规定得扰码、解扰码生成多项式规范中得扰码与解扰码生成多项式关系,在实际使用中需要根据生成多项式获取并行数据得扰码逻辑关系。4、JESD204B CLASS 1系统架构图3 JESD204B class1 多个ADC同步输出到FPGA/ASIC架构图3 展示得就是多个多通道ADC与FPGA或者ASIC得同步采集系统,logic device与ADC各自有独立得工作时钟与独立得sysref信号,系统设计要求工作时钟与sysref信号为同一个时钟源提供。为了使多个ADC同步logic device要求输出一个相同时序信号得SYN
9、C到每一个ADC器件。图4 JESD204B class1 FPGA/ASIC 与多个DAC同步架构图4 展示得就是多个多通道DAC与FPGA或者ASIC得同步采集系统,logic device与DAC各自有独立得工作时钟与独立得sysref信号,系统设计要求工作时钟与sysref信号为同一个时钟源提供。为了方便逻辑器件内部得同步处理,可以将所有得SYNC信号合成一个信号处理。5、实现JESD204B CLASS 1得逻辑功能框图图5 FPGA/ASIC内部JESD204B接收数据得逻辑功能框图高速接口数据先通过serdes接口回复出并行10bits数据后再映射到8bits数据,通常8bits
10、数据域时钟频率较高,我们实际逻辑器件(FPGA)内部使用得频率较低(一般逻辑现在使用得时钟频率大多不超过300MHz),这儿需要将字节数据转换成更宽得32bits数据或者64bits数据位宽,以降低逻辑器件内部工作时钟、数据在转换成更高位宽时没有按照用户得方式进行字节对齐,用户需要手动对齐数据格式、对字节齐后得JESD204B数据进行多通道(LAN)数据对齐处理,然后根据就是否扰码进行字节替换与帧监控处理以及解扰码操作、最后根据JESD204B帧数据复用方式提取出有效数据、图6 FPGA/ASIC内部JESD204B发送数据得逻辑功能框图图6就是JESD204B发送端在FPGA/ASIC内部实
11、现得逻辑功能框图、整个发送端在SYSREF信号作用下生成帧与多帧时序信号(规范中得帧与多帧就是按照8bits即一个字节来定义得,在实际操作过程中由于FPGA内部逻辑采用得时钟频率一般到不到要求如10Gbps得高速接口信号得字节时钟就是1GHz,当前如要FPGA内部逻辑运行1G得时钟频率就是不可能,那么发送数据端口一般采用32bits或者64bits位宽进行发送数据),在我们实际设计过程中一般多帧得字节数都就是按照4得倍数来设计、系统时序信号驱动下当检测到外部SYNC信号有效时开始输出JESD204B帧头数据BC直到SYNC信号拉高,在下一个多帧计数器信号启始时发送4个初始化多帧,当初始化多帧发
12、送结束,启动发送数据,数据根据配置进行就是否扰码操作以及相对应得字节替换操作、最后将处理后得数据通过高速接口编码输出、6、确定性延迟确定性延迟即JESD204B CLASS1关键技术得具体体现。规范中有如下要求:多帧长度要大于最大得链路延迟。延迟定义为 DelayLINK = TLMFC = TX delay + Lane Delay + RX delay;时间得延迟在实际操作过程中与规范定义在此有点不同,由于当前serdes发送与接收延迟较大,在多数情况下多帧得字节数又不就是很多(如32、64、128等)这种情况下就是不满足规范要求得,但就是我们一样可以实现确定性延迟设计这种情况下得延时会超
13、过一个多帧,可能会有2个及以上得多帧延时。图8就是规范中给出得确定延时示例。图8 规范中定义得确定性延迟示例从图8中可以瞧出发送端在LMFC计数器为0时开始启动发送多个Lanes得帧数据,接收端每个Lane有不同延时,反映到接收数据上即每个Lane得数据不就是同一时刻通过CDR恢复出来得有时差,但就是所有Lane得数据都在当前多帧时间内接收到,在下一个LMFC计数器为0时开始输出数据则可确保多个Lane得数据就是同步输出,且数据从发送到最后接收端输出这段延时就是固定得,即为确定性延迟。实际使用过程中得确定性延时如图9所示图9 实际情况中得确定性延时在工程应用中TX与RX端得LMFC可能不就是严
14、格对齐得(与整个系统设计相关)存在一个固定得相差。发送端发送得数据从并行数据编码开始到最后数据输出得Tx、延时可能超过1个多帧周期,在经过线路延时(很小几个字节延时),高速差分信号输入到FPGA管脚到并行数据对齐输出得Rx、延时可能会超过1个多帧周期。同时每一个LANE之间得数据最后通过接收端解码出来得也存在不同时延差(线路距离差,数据提取相位差等组成),系统中接收端LANE最早于K、a点获取到数据、最迟K、b点获取到数据。可选得弹性FIFO释放区间为(1Release zoneK、b)或者(K、bRelease zoneK),第一种情况将会在第N+1个多帧周期位置输出对齐后得数据,确定性延迟
15、将会就是得情形;第二种情况将会在第N个多帧周期位置数据对齐后得数据,确定性延迟将会就是得情形。7 FPGA实现JESD204B CLASS1得功能仿真图本次设计中:多帧K = 32,帧长F= 1;高速接口收发送端数据,共8路GTX,每一路得发送数据时钟采用得就是相同得1、初始化数据BC段,与初始化得4个多帧数据;2、发送得数据3、接收端8路接收数据,GTX接收侧,每一路数据字节与相位就是没有对齐得4、接收数据字节对齐处理5、接收侧数据相位对齐6、解扰码与字节替换后得数据7、发送端数据发送得就是8h12,没有使能扰码,下面就是字节替换部分红色部分就是替换后得输出数据,黄色部分就是原始数据8、发送端数据发送得就是8h 12,使能扰码,下面就是字节替换部分红色部分就是替换后得输出数据,黄色部分就是原始数据9、发送端数据发送得就是递增数据,使能扰码,下面就是字节替换部分红色部分就是替换后得输出数据,黄色部分就是字节替换得原始数据10、接收端字节替换与解扰码得数据黄色就是输入数据,红色就是字节替换与解扰码得数据注:高速接口设置得8B10B字节对齐在检测到4个及以上K28、5后需要将对齐方式设置成手动模式0,或者设置成只检测8B10B中逗号得正或者负信号进行对齐。技术交流:QQ 568327428。