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1、微电子中心HMEC 集成电路设计原理第六章 MOS 存储器 存储器是各种处理器的主要存储部件，并广泛应用于SoC 及其它电子设备中，按功能可分为只读存储器（ROM）和随机存取存储器（RAM）两大类，分别用作固定数据存储和临时数据缓存。1微电子中心HMEC 集成电路设计原理6-1 存储器的结构2微电子中心HMEC 集成电路设计原理 思考题1.存储器一般由哪几部分组成？2.设计译码电路时应注意什么问题？3.多级译码电路有什么优点？3微电子中心HMEC 集成电路设计原理6.1.1 存储器的结构图读写控制列译码器输入/输出(N M)控制信号数据m 位列地址n位行地址行译码器存储体 各种存储器都有各自的
2、特点，但它们的结构大体上是一致的。4微电子中心HMEC 集成电路设计原理6.1.2 存储体 存储体是由若干个存储单元组成的阵列，若字数为N，每个字的位数为M，则表示为 N M（与行数和列数可能有差别，行数 N，列数 M，行数 列数=N M）。不同类别存储器有不同的存储单元，但是有共同的特点：每个存储单元有两个相对稳定的状态，分别代表二进制信息“0”和“1”。(N M)存储体5微电子中心HMEC 集成电路设计原理6.1.3 地址译码器m 位列地址列译码器n位行地址行译码器(N M)存储体 存储体中的每个存储单元都有自己唯一的地址（行、列），地址译码器就是将地址信号译成具体的选择地址。一般将地址信
3、号分为行地址信号和列地址信号，因此地址译码器分为行地址译码器和列地址译码器。6微电子中心HMEC 集成电路设计原理6.1.4 行地址译码器 1.基本原理 行译码器电路的输入是来源于地址缓冲器的N 位二进制地址，首先产生具有合适驱动能力的正反地址信号，然后通过编码电路译成对应存储体每一行的地址信号（一般称为字线）。A2A1A0A3字线7微电子中心HMEC 集成电路设计原理6.1.4 行地址译码器 2.多级译码技术对于大容量存储器通常选择二级译码技术，即将地址信号先分组译码（2-4 译码、3-8 译码），再采用集中编码，可以有效地提高译码速度。A2A1A03-8 译码L7L6L5L4L3L2L1L
4、0A3A42-4 译码H3H2H1H0L0H0L1H0L7H38微电子中心HMEC 集成电路设计原理6.1.4 行地址译码器 3.地址同步控制 由于地址信号到达时间不一致，易引起字线的波动，造成读写错误和功耗增加等现象。为了防止此现象发生，可加一地址输入使能信号控制。A2A1A0En字线9微电子中心HMEC 集成电路设计原理6.1.4 行地址译码器4.电路优化设计 相邻两个与非门的输入只有一个不同且反相的信号，因此可以将这两个与非门电路和并优化，简化电路，缩小芯片面积。VDDABFCDA B CD10微电子中心HMEC 集成电路设计原理6.1.5 列地址译码器 1.基本原理 列译码器的输入是来
5、源于地址缓冲器的M 位二进制地址，一般先产生具有合适驱动能力的正反地址信号，再通过树状开关选择电路构成对应存储体每一列（位线）的地址信号组合。Di位线1 1微电子中心HMEC 集成电路设计原理6.1.5 列地址译码器 2.开关树的设计 对于大容量存储器通常用四选一和二选一的组合，以避免开关树的层次过多而影响速度。CMOS开关树性能较好。四选一四选一四选一四选一四选一四选一四选一四选一四选一四选一二选一列地址选择信号12微电子中心HMEC 集成电路设计原理6.1.6 读写控制及输入输出电路 读写控制电路是对存储器读操作和写操作时序上的控制，主要包括地址译码器和数据输入输出电路的控制。输入输出电路
6、是在控制电路的控制下，将数据写入译码器指定地址的存储单元中或将指定地址存储单元中的数据输出。不同的存储器有不同的读写控制及输入输出电路，具体电路根据存储器的类别和具体要求而定。13微电子中心HMEC 集成电路设计原理6-2 Mask ROMMask ROM（掩膜编程只读存储器Mask Read-Only Memory）14微电子中心HMEC 集成电路设计原理 思考题1.Mask ROM 的特点是什么？2.Mask ROM 是如何存储信息“0”和信息“1”的？15微电子中心HMEC 集成电路设计原理6.2.1 Mask ROM 的特点 Mask ROM 由用户提供码点数据（要存储的固定数据），由
7、芯片设计者设计版图，由生产厂家制版、流片加工。芯片一旦制成，存储的信息无法改变，用户使用时只能读出已固化的数据，掉电信息也不会丢失。因此，MASK ROM 只能用来存储固定信息。16微电子中心HMEC 集成电路设计原理6.2.2 E/D NMOS 或非存储阵列Vcc字位WordBit17微电子中心HMEC 集成电路设计原理6.2.3 准NMOS或非存储阵列Vcc位WordBit18微电子中心HMEC 集成电路设计原理6.2.4 预充低功耗结构或非存储阵列Vcc位WordBit19微电子中心HMEC 集成电路设计原理6.2.5 预充结构与非存储阵列Vcc字Word20微电子中心HMEC 集成电路
8、设计原理6.2.6 母片形式的与非存储阵列21微电子中心HMEC 集成电路设计原理6.2.7 与或非存储阵列字Word位BitVcc22微电子中心HMEC 集成电路设计原理6.2.8 输出电路 一般可以采用倒相器、倒相器链、寄存器，锁存器、触发器等，个数与同时输出的位数相同。Q DCP23微电子中心HMEC 集成电路设计原理6.2.8 Mask ROM 应用实例 1.96字符发生器 字符由57点阵构成，通过控制35个点的明暗来显示字符图形。采用或非存储阵列（9635）：每个字线上排列35个单元，对应35个点，即每个字有35位，有MOS 管的单元对应亮点。96个字符对应96条字线，每个字的对应位
9、相接。也可采用4870阵列，每个字线对应2个字符，通过列译码分选字符输出。24微电子中心HMEC 集成电路设计原理6.2.8 Mask ROM 应用实例 2.液晶七段数码显示器 数码7段构成，通过控制7个段的明暗来显示数码图形。采用或非存储阵列（107）：每个字线上排列7个单元，对应7个段，即每个字有7位，有MOS 管的单元对应亮段。10个数字符对应10条字线，每个字的对应位相接。25微电子中心HMEC 集成电路设计原理6-3 EPROM EPROM（可擦除可编程ROMErasable-Programmable Read-Only Memory）26微电子中心HMEC 集成电路设计原理 思考题
10、1.EPROM 的特点是什么？2.EROM 是如何存储信息“0”和信息“1”的？27微电子中心HMEC 集成电路设计原理6.3.1 EPROM 的特点 用户可以根据具体需要对EPROM 存储的信息进行擦除和重写。擦除是用紫外线或X 射线擦除器对芯片进行照射（约30分钟），信息是一次性全部擦除，不能逐字或部分擦除；写入是使用专用编程器进行写入（需要较高的电压），信息写入后掉电不丢失。擦除和写入都要脱机进行，即不能在线擦除和写入。因此，EPROM 是用来存储相对固定的信息。28微电子中心HMEC 集成电路设计原理6.3.2 FAMOS 结构存储单元 1.FAMOS 器件结构 FAMOS 管的栅极四
11、周被绝缘介质包围，是浮空的，所以称为“浮栅”。FAMOS 管的浮栅上初始状态是没有电荷的，处于截止状态，当浮栅上有足够的电荷时，处于导通状态。这两种状态分别代表存有“0”和“1”。Floating-gate Avalance-injection MOS 浮栅雪崩注入MOSN-sub SiP+P+SDP 沟FAMOS29微电子中心HMEC 集成电路设计原理6.3.2 FAMOS 结构存储单元 2.FAMOS 浮栅充电原理0V-30VN-sub SiP+P+S D 漏极加较高的负电压时，漏区pn 结沟道一侧表面的耗尽层中发生雪崩倍增，由此产生的高能电子越过Si-SiO2界面势垒，并在SiO2中电场
12、作用下进入浮栅，当浮栅带上足够多的负电荷时，MOS管处于导通态。N-sub SiP+P+S D30微电子中心HMEC 集成电路设计原理6.3.2 FAMOS 结构存储单元 3.FAMOS 存储单元阵列X0Xn-1Y0Ym-1VS 每个存储单元有一个普通MOS 管和一个FAMOS 管组成。普通MOS 管作为门控管，其栅极为字线，漏及为位线，是存储单元数据输入输出端口。31微电子中心HMEC 集成电路设计原理6.3.3 SIMOS 结构存储单元 1.SIMOS 器件结构 Stacked-gate Injection MOS迭栅注入MOSP-sub SiN+N+N 沟SIMOS 管S DG SIMO
13、S 管是双层多晶栅结构，下层多晶称为“浮栅”，上层多晶为控制栅。SIMOS 管的浮栅上没有电荷时，开启电压较低，当浮栅上有负电荷时，开启电压升高。因而，控制栅接高电平时，就有导通和截止之分，分别代表存有“0”和“1”。32微电子中心HMEC 集成电路设计原理6.3.3 SIMOS 结构存储单元 2.SIMOS 浮栅充电原理P-sub SiN+N+S DGP-sub SiN+N+S DG 在漏和源之间加较高的电压，使电子加速，“热电子”能量超过SiO2-Si 界面势垒，再借助于控制栅G 上附加的正电压，电子注入到浮栅中，浮栅带负电，开启电压变高。+V+V Vss33微电子中心HMEC 集成电路设
14、计原理6.3.3 SIMOS 结构存储单元 3.SIMOS 存储单元阵列 每个存储单元有SIMOS 管组成。其控制栅极为字线，漏极是存储单元数据输入输出端口，为位线。X0Xn-1Y0Ym-1VS34微电子中心HMEC 集成电路设计原理6-4 EEPROM EEPROM（电可擦除可编程ROMElectrically Erasable-Programmable Read-Only Memory）35微电子中心HMEC 集成电路设计原理 思考题1.EEPROM 的特点是什么？2.EEROM 是如何存储信息“0”和信息“1”的？36微电子中心HMEC 集成电路设计原理6.4.1 EEPROM 的特点
15、用户可以根据具体需要对EEPROM 存储的信息进行擦除和重写。擦除和写入可以在线进行，也可以使用专用编程器进行。信息可以一次全部擦写，也可以逐字、逐位或分区擦写；擦写过程需要较高电压，目前一般在片内产生。信息写入后掉电不丢失。由于EEPROM 在线擦写速度较慢，一般用来存储需要在线更改且相对固定的信息。37微电子中心HMEC 集成电路设计原理6.4.2 Flotox 结构存储单元 1.Flotox 器件结构 Floating-gate tunnel oxide浮栅隧道氧化物P-sub SiN+SDGN+埋N+P-sub SiN+S DGN+埋N+FFk k 浮栅延长区的下面有一个超薄氧区（隧道
16、氧化层），超薄氧区下面是由离子注入形成的埋N+区，埋N+区与MOS 管的漏区相连，控制栅覆盖浮栅。38微电子中心HMEC 集成电路设计原理6.4.2 Flotox 结构存储单元 2.F-N 隧道效应(Fowler-Nordheim)当隧道氧化层中的电场达到107V/cm 以上时，电子可以穿越隧道氧化层，对浮栅充电或使浮栅放电（决定于电场方向），过程可逆。P-sub SiN+SDGN+埋N+P-sub SiN+S DGN+埋N+FFk k39微电子中心HMEC 集成电路设计原理6.4.2 Flotox 结构存储单元 3.浮栅充电 当控制栅与漏之间加较高的正向电压时，漏区电子穿越隧道氧化层到达浮栅
17、，使浮栅充上负电荷，开启电压升高。此时，当控制栅加正常高电平时，MOS 管不能导通。P-sub SiN+SDGN+埋N+P-sub SiN+S DGN+埋N+FFk k40微电子中心HMEC 集成电路设计原理6.4.2 Flotox 结构存储单元 4.浮栅放电P-sub SiN+SDGN+埋N+P-sub SiN+S DGN+埋N+FFk k 当漏与控制栅之间加较高的正向电压时，浮栅中的负电荷穿越隧道氧化层放电到漏区，开启电压下降。此时，当控制栅加正常高电平时，MOS 管导通。41微电子中心HMEC 集成电路设计原理6.4.2 Flotox 结构存储单元 5.Flotox 结构的 存储单元阵列
18、X0Xn-1VSY0Ym-1D0DkVCG EEPROM的擦写方式有多种，不同的擦写方式有不同的阵列连接方式。42微电子中心HMEC 集成电路设计原理6.4.3 MNOS结构存储单元 1.MNOS 器件结构 Metal-Nitride-Oxide-Silicon SiO2和Si3N4界面处存在密度很高界面能级，这些能级对电子起陷阱作用。P-sub SiN+N+S DGpolySi3N4SiO243微电子中心HMEC 集成电路设计原理6.4.3 MNOS结构存储单元 2.直接隧道效应 在一定电场作用下，硅中的电子穿过SiO2禁带直接进入SiO2和Si3N4界面能级陷阱中，或者界面能级陷阱中俘获的
19、电子穿过SiO2禁带直接进入硅中，这种现象被称作直接隧道效应。P-sub SiN+N+S DGpolySi3N4SiO244微电子中心HMEC 集成电路设计原理6.4.3 MNOS结构存储单元 3.MNOS结构的 存储单元阵列X0Xn-1Y0Ym-1VSVG45微电子中心HMEC 集成电路设计原理6.4.4 片内高压产生电路（电荷泵）Vdd VppClk 利用电容的自举作用将电压逐级升高，采用适当的级数达到要求值。为了方便用户在线编程，通常设计片内自产生高压电路。46微电子中心HMEC 集成电路设计原理6-5 SRAM SRAM（静态随机存取存储器Static Random-Access Me
20、mory）47微电子中心HMEC 集成电路设计原理 思考题1.SRAM 的特点是什么？2.SRAM 是如何存储信息“0”和信息“1”的？3.SRAM 读出放大器的作用是什么？4.多端口SRAM 的优点是什么？48微电子中心HMEC 集成电路设计原理6.5.1 SRAM 的特点 SRAM 是数字系统的重要组成部分，即使不同的系统也可以使用相同的SRAM，因此SRAM 是一种能大量生产的标准电路，目前嵌入式SRAM 也占有相当重要地位。数字系统可根据需要在工作中对SRAM存储的信息随时进行读取和重新写入。SRAM 的核心部分是一个双稳态触发器存储单元，存储的信息在掉电后将全部丢失，一般用来存储临时
21、缓存数据。49微电子中心HMEC 集成电路设计原理6.5.2 SRAM 存储单元电路 SRAM 的存储单元是一个双稳态RS 触发器。WB BWBBWBB50微电子中心HMEC 集成电路设计原理6.5.3 SRAM 存储单元工作原理 单元被选中时，字线(W)为“1”，打开门控管；位线（数据通路）被打开。WB B 写入时，外部送到位线(B和B)的数据强迫双稳态单元处于对应的一个稳态。读出时，单元中存储的数据经过打开的门控管传到位线(B和B)输出。字线恢复为“0”，数据通路关闭，读或写过程结束。51微电子中心HMEC 集成电路设计原理WB B6.5.4 SRAM 存储单元版图 SRAM 存储阵列中的
22、每个单元均是相同的，每个单元都有公共的电源和地线，每行上的单元有公共的字线，每列上的单元有公共的位线。因此，单元版图设计时，因考虑公用端的衔接，减小单元面积。52微电子中心HMEC 集成电路设计原理6.5.5 SRAM 的数据输入/输出电路DinB BDoutW/Rbuf1buf2buf写:W/R 为“1”时，输入三态缓冲器buf1 和buf2 打开，数据Din被传送到位线B 和B；同时输出三态缓冲器buf 被锁住，输出保持原来数据Dout。读：W/R 为“0”时，输入三态缓冲器buf1 和buf2 被锁住，输出三态缓冲器buf 被打开，被选存储单元送到位线B 和B 上的数据被输出到Dout。
23、53微电子中心HMEC 集成电路设计原理6.5.6 SRAM 的读出放大电路 由于追求存储单元单元面积小、功耗低，器件尺寸设计的较小，因而驱动能力很弱，然而位线上寄生电容又较大，因此数据输出时在字线上产生的信号很弱，必须经过放大。同时应还采用提高速度、降低功耗措施。为“0”时，放大器与地断路，降低功耗；同时平衡预充电路使放大器两端B 和B 平衡并预充为“1”。为“1”时平衡电路关闭，放大器工作。BB平衡预充电路放大器电路VDD54微电子中心HMEC 集成电路设计原理6.5.7 SRAM 整体结构电路示意图W/REnDin1Dout1DinxDoutx55微电子中心HMEC 集成电路设计原理6.
24、5.8 单端口SRAM 的特点 单端口SRAM 是发展最早的一类SRAM。读和写共用一套地址译码电路和数据字线，结构简单、面积小，广泛应用于各种数字系统。由于结构限制，单端口SRAM一次只能为一项任务提供读或写的访问。因此，作为共享存储器时，不能快速、及时地被系统充分利用，对提高系统速度不利。存储单元设计时，同时应考虑读与写需求之间的矛盾。WB B56微电子中心HMEC 集成电路设计原理6.5.9 多端口SRAM 单元 1.1读1写两端口单元WaBaBaBbWb57微电子中心HMEC 集成电路设计原理6.5.9 多端口SRAM 单元 2.2读1写三端口单元WaBaBaBcBbWbWc58微电子
25、中心HMEC 集成电路设计原理6.5.10 多端口SRAM 的特点 多端口SRAM 可以有多套地址译码电路和多套数据位线分别与每个端口对应，作为共享存储器时，可以为系统多项任务同时提供读和写的访问。但是，不允许对同一存储单元同时进行多个写，也不能对同一存储单元同时读和写。由于读写位线分离，避免了读写对单元要求的矛盾。59微电子中心HMEC 集成电路设计原理6-6 DRAM DRAM（动态随机存取存储器Dynamic Random-Access Memory）60微电子中心HMEC 集成电路设计原理 思考题1.DRAM 的特点是什么？2.DRAM 是如何存储信息“0”和信息“1”的？2.DRAM
26、 为什么需要读出再生放大器？61微电子中心HMEC 集成电路设计原理6.6.1 DRAM 的特点 DRAM 是RAM 中的另一大类，其特点是信息以电荷的形式存储在MOS 器件的栅电容或电路的节点电容上。单元面积小，集成度高，是集成电路阶段发展的代表性产品。由于节点的漏电，DRAM 存储的电荷（信息）会逐渐消失，为了使信息得以保存，必须定时再生。掉电后，DRAM 存储信息将全部丢失。62微电子中心HMEC 集成电路设计原理6.6.2 DRAM 单管存储单元的结构 单管存储单元由一个门控MOS 管和一个电容组成。电容Cs 由栅电容（主要部分）和pn 结电容构成。工作时，栅电容的上电极多晶硅端接VD
27、D，使P 型衬底表面形成反型层，形成电容的下电极，它与MOS 管的源极相连。信息存储在电容Cs 上。WVDDBWBP-sub Cs63微电子中心HMEC 集成电路设计原理6.6.3 DRAM 单管存储单元的工作原理 1.信息的写入 要写入的数据由输入电路加到选中单元的位线（B）上；被选中单元的字线（W）上加高电平，电容Cs 通过打开的门控管被充电或放电；字线（W）回落到低电平，门控管截止，信息就被存储在Cs 上（有电荷或无电荷）。WVDDBWBP-sub Cs64微电子中心HMEC 集成电路设计原理6.6.3 DRAM 单管存储单元的工作原理 2.信息的读出 被选中单元的字线（W）上加高电平，
28、门控管打开，电容Cs 上有电荷或无电荷的状态通过MOS 管被送到位线（B）上，即Cs 上原存储的数据被读出；WVDDBWBP-sub Cs65微电子中心HMEC 集成电路设计原理6.6.4 DRAM 存储阵列W0B0B1B2B3W1W2W366微电子中心HMEC 集成电路设计原理6.6.5 DRAM 读出时的问题 由于存储单元尺寸小，Cs 电容值较小，而位线上连接单元较多，使得位线上寄生电容较大，因而：1.读出速度很慢（无源驱动）；2.电荷再分配使读出电平与希望的“0”电平或“1”电平间有大幅差值，发生读出错误数据；3.读出后，Cs 上存储的电荷大 幅度变化，存储信息将会丢失。4.由于客观存在
29、的漏电现象，长 时间后存储的信息将会丢失。BWCs67微电子中心HMEC 集成电路设计原理6.6.6 DRAM 虚拟单元的设置 读出灵敏放大器一般都选择双端差分输入结构，而单管单元是单字线结构，因此需要设置一个虚拟单元与被选单元相配合产生差分输出。一般都将虚拟单元设计成与存储单元相同，但是其在位线（B）上产生的读出电平为“0”电平和“1”电平的中间值，称为参考电平VR。B0WCsB1CsB2Cs存储单元BCs虚拟单元 68微电子中心HMEC 集成电路设计原理6.6.7 DRAM 的读出、再生放大器 1.电路结构 为了使灵敏放大器两个输入端对称，一般将一条位线上的存储单元分成两半，对称地安排在放
30、大器两侧，并在两侧各设置一个虚拟单元。灵敏放大器一般自身还具有读/写之前的自平衡电路。BiW0 WkWk+1WnBiVDDWv2Wv1VR发生器69微电子中心HMEC 集成电路设计原理6.6.7 DRAM 的读出、再生放大器 2.工作原理（1）自平衡：在读写之前 为“1”（为“0”），放大器不工作，放大器两侧（Bi 和Bi）平衡。（同时，虚拟单元被充电为半压VR）BiW0 WkWk+1WnBiVDDWv2Wv1VR发生器70微电子中心HMEC 集成电路设计原理6.6.7 DRAM 的读出、再生放大器 2.工作原理BiW0 WkWk+1WnBiVDDWv2Wv1VR发生器（2）读出与再生：读时，为“0”（为“1”），在字线（W）被选中的同时，对侧的虚拟字线（Wv）也被选中，Bi 和Bi 出现电平差，通过放大器的正反馈，使Bi 和Bi 分别被拉到相应的真正“0”或真正“1”，完成了读出，同时又写回原存储单元。71