《考研资料》chapter2.ppt

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1、第第2 2章章 80X86/Pentium微处理器微处理器2.1 8086/8088 CPU 内部结构 2.2 8086/8088 CPU 引脚及功能2.3 8086/8088 CPU 系统组织 2.4 8086/8088 CPU 时序2 2.1.1 CPU.1.1 CPU 结构与特点结构与特点一、一、8086/8088 CPU结构结构EU：执行部件（8086/8088）BIU：总线接口部件（8086的不同于8088的）由两部分组成8086 BIU：指令队列6个字节，外部数据总线16位。8088 BIU：指令队列4个字节，外部数据总线8位。EU：执行指令.BIU：取指、读操作数、写结果.两部分

2、相互独立 在大多数情况下，取指、执指的操作并行。这消除了许多取在大多数情况下，取指、执指的操作并行。这消除了许多取指时间，从而提高了系统总线的使用效率，改善了系统性能。指时间，从而提高了系统总线的使用效率，改善了系统性能。第第2 2章章 80 80X86/Pentium X86/Pentium 微处理器微处理器自1971年INTEL 4004问世以来，微处理器的发展速度惊人。2.1 8086/8088 CPU内部结构CHDHDISPBPSI65标志 FR3EU控制系统运算寄存器ALU1 24DSSSES总线控制逻辑IPCS内部RegBHAHDLCLALBL地址总线20位地址加法 数据总线外部总

3、线指令队列通用寄存器执行部件（执行部件（执行部件（执行部件（EUEU）总线接口部件总线接口部件总线接口部件总线接口部件（BIUBIU）ALU数据总线80888086AXBXCXDX第第2 2章章 80 80X86/Pentium X86/Pentium 微处理器微处理器负责全部指令的执行；向BIU输出（地址及结果）数据；对Reg及PSW进行管理。（2）功能1.EU（Execution Unit，含有含有ALU及部分及部分Reg.）数据寄存器：AX，BX，CX，DX (16位)8个通用寄存器 变址寄存器：SI，DI 算术逻辑运算部件ALU 16 位加法器，用于对寄存器和指令操作数进行算术或逻辑运

4、算位加法器，用于对寄存器和指令操作数进行算术或逻辑运算.标志寄存器PSW 9个标志位，其中个标志位，其中6个条件标志位用于存放结果状态个条件标志位用于存放结果状态.运算寄存器 EU控制系统（1）组成AH,AL,BH,BL,CH,CL,DH,DL（8位）指示器：SP，BP接收接收从从BIU的的指令队列中取来的指令代码指令队列中取来的指令代码，译码并向译码并向 EU 内各有关部分内各有关部分发出时序命令信号发出时序命令信号，协调执行指令规定的操作协调执行指令规定的操作。第第2 2章章 80 80X86/Pentium X86/Pentium 微处理器微处理器2.BIU（Bus Interface

5、Unit，8086/8088同外部设备的接口部件）同外部设备的接口部件）完成所有外部总线的操作，提供总线控制信号。具体地说，完成：取指、指令排队、读写操作数、地址转换（将两取指、指令排队、读写操作数、地址转换（将两个个16位地址相加位地址相加 20位物理地址），总线控制。位物理地址），总线控制。代码段Reg：CS 堆栈段Reg：SS 数据段Reg：DS 附加段Reg：ES （1）组成 指令指针寄存器IP（下一条要取的指令在当前代 码段内的偏移量）4个段寄存器 指令队列Queue 20位地址加法器 总线控制逻辑 内部通信寄存器（2）功能第第2 2章章 80 80X86/Pentium X86/P

6、entium 微处理器微处理器（3）指令队列 BIU使用指令队列实现流水线操作。当指令队列中有2个或2个（1个）以上的字节空间，且EU未申请读写存储器，则BIU顺序预取后续指令代码 Queue。（1）若是运算操作：操作数 暂存器 ALU；运算结果 经“ALU总线”相应Reg、并置PSW。（2）若从外设取数：EU BIU 访问MEM 或 I/O 内部通信寄存器 向“ALU数据总线”传 送 数据。3.EU的工作过程的工作过程从BIU指令队列中取指 译码电路分析 相应控制命令 控制数据经过“ALU数据总线”的流向：第第2 2章章 80 80X86/Pentium X86/Pentium 微处理器微处

7、理器字长字长：16位/准16位。时钟频率时钟频率：8086/8088标准主频为5MHz,8086/8088-2主频为8MHz。数据引脚、地址引脚复用数据引脚、地址引脚复用。最大内存容量最大内存容量：1MB。基本寻址方式基本寻址方式：8种。指令系统指令系统：99条基本汇编指令。可以对位、字节、字、字节串、字串、压缩和非压缩BCD 码等多种数据类型进行处理。端口地址端口地址：16位I/O端口地址可寻址64K端口地址。每一个地址对应一个字节宽的每一个地址对应一个字节宽的I/OI/O端口。端口。中断功能中断功能：可处理内部软件中断和外部硬件中断源达256个。支持单片支持单片CPUCPU或多片或多片CP

8、UCPU系统工作系统工作。二、二、特点特点1.8086/8088 CPU 主要性能第第2 2章章 80 80X86/Pentium X86/Pentium 微处理器微处理器 通常情况下，IP中包含下一条要取出的指令在当前代码段内的偏移地址。所以，只要是顺序执行，队列机构中的指令就是紧接在当前执行指令后的逻辑上的指令。如果如果EU执行转移指令，则执行转移指令，则BIU清除队列机构，从新地址取出清除队列机构，从新地址取出指令，并立即送指令，并立即送EU执行。然后，从后续的指令序列中取指令填满执行。然后，从后续的指令序列中取指令填满队列。队列。2.特点（1）取指执指重叠并行 在一条指令的执行过程中可

9、以取出下一条（或多条）指令，在一条指令的执行过程中可以取出下一条（或多条）指令，指令在指令队列中排队（指令在指令队列中排队（预取下一条指令的技术称指令流水线）预取下一条指令的技术称指令流水线）；在一条指令执行完成后,就可以立即执行下一条指令，减少CPU为取指令而等待的时间，提高CPU的利用率和整个运行速度。第第2 2章章 80 80X86/Pentium X86/Pentium 微处理器微处理器（i）存储器空间 20根地址线 220=1M Byte（2）存储器分段与段寄存器 8086/8088率先打破微处理器只能访问率先打破微处理器只能访问64KB存储空间的限存储空间的限制，可寻址制，可寻址1

10、MB。0000000000H H FFFFFHFFFFFH A19地地 址址A010 010111001011010101972D5H 将存储器分成将存储器分成4 4种段，存放三类信息：种段，存放三类信息：代码、数据、中间结果和断点地址。代码、数据、中间结果和断点地址。972D5H 12H段(972D5H)=12H第第2 2章章 80 80X86/Pentium X86/Pentium 微处理器微处理器分段原因分段原因:8086有有20根地址线，但根地址线，但其内部可以表示的地址其内部可以表示的地址最多只能是最多只能是16位。位。为了能寻址为了能寻址1MB空间，空间，8086对存储器进行逻辑对

11、存储器进行逻辑分段，分段，每个段最大为每个段最大为64KB，最小为最小为16B（此此时最多时最多64K个段）。个段）。+物理地址=段址10H+偏址段址段址 段寄存器段寄存器 CSCS、DSDS、ESES、SS SS 1616偏址偏址 1616指令地址指令地址 (CS)10H+(IP)数据地址数据地址 (DS)10H+EA（偏移地址也称为有效地址偏移地址也称为有效地址EA，出现在指令中出现在指令中）堆栈地址堆栈地址(SS)10H+(SP)附加段地址附加段地址(ES)10H+EA（ii）4个段寄存器CS、DS、SS、ES 分别指示存储区的段地址（段起始地址的高16位，段起始地址又称为段基地址），用

12、来用来识别当前可寻址的四个段，不可互换使用识别当前可寻址的四个段，不可互换使用。（iii）存储单元的逻辑地址和物理地址逻辑地址逻辑地址 段地址 0000HFFFFH（由段寄存器提供由段寄存器提供）偏移地址 段内某个单元到段基地址的距离 （0000HFFFFH，由指令提供由指令提供）CPU访问存储器时，送出访问存储器时，送出00000HFFFFFH间的一个间的一个20位的物理地址。位的物理地址。第第2 2章章 80 80X86/Pentium X86/Pentium 微处理器微处理器 物理地址的形成物理地址的形成.2000020000H H2525F60HF60H2525F61HF61H2525

13、F62HF62H2525F63HF63H20002000H H段基址段基址逻逻辑辑地地址址段内偏移地址段内偏移地址5 5F62HF62H逻辑地址与物理地址逻辑地址与物理地址物理地址与逻辑地址的关系如下图：第第2 2章章 80 80X86/Pentium X86/Pentium 微处理器微处理器段缺省和段替换规则段缺省和段替换规则(CPU对段访问时应遵循这个原则）对段访问时应遵循这个原则）：段缺省：段缺省：段寄存器名不出现在指令和机器码中，CPU对存储器的操作性质隐含指定；搭配规则：搭配规则：段寄存器和寄存器（指针、变址）有较固定的配用关系；替换（超越）规则：替换（超越）规则：在指令之前可加上“

14、CS”，”DS”，”SS”等前缀，以指定的段寄存器替代隐含的段寄存器。(ES)16d+(DI)DI无ES目标字符串(DS)16d+(SI)SICS,ES,SSDS源字符串(DS)16d+EA有效地址EACS,ES,SSDS存取变量(SS)16d+EA有效地址EACS,DS,ESSSBP间址(SS)16d+(SP)SP无SS堆栈操作(CS)16d+(IP)IP无CS取指令物理地址计算偏移地址可替换段寄存器正常使用（隐含）段寄存器操作类型第第2 2章章 80 80X86/Pentium X86/Pentium 微处理器微处理器段寄存器和其他寄存器组合指向存储单元示意图段寄存器和其他寄存器组合指向存

15、储单元示意图第第2 2章章 80 80X86/Pentium X86/Pentium 微处理器微处理器（iv）存储器分段的一般规律：a.可独立分开 b.连续 c.重叠（部分重叠或完全重叠）如：数据段和附加段完全重叠，堆栈段和附加段部分重叠。因此对一个具体的存储单元，可以属于一个逻辑段，也可以同时属于几个逻辑段。第第2 2章章 80 80X86/Pentium X86/Pentium 微处理器微处理器（3）部分管脚功能双重定义以适用多处理器控制寄存器控制寄存器8位寄存器位寄存器 IP FLAG CS DS SS ES 代码段寄存器代码段寄存器 数据段寄存器数据段寄存器 堆栈段寄存器堆栈段寄存器

16、附加段寄存器附加段寄存器 AH AL BH BL CH CL DH DL AX BX CX DX SP BP SI DI 累加器累加器 基地址寄存器基地址寄存器 计数器计数器 数据寄存器数据寄存器 堆栈指针寄存器堆栈指针寄存器 基地址寄存器基地址寄存器 源变址寄存器源变址寄存器 目的变址寄存器目的变址寄存器 (PC)指令指针寄存器指令指针寄存器(PSW)状态标志寄存器状态标志寄存器 段寄存器段寄存器16位寄存器位寄存器通用寄存器通用寄存器寄存器组（寄存器组（Register Set）2.1.2 2.1.2 寄存器的配置寄存器的配置第第2 2章章 80 80X86/Pentium X86/Pen

17、tium 微处理器微处理器 （1）用途：存放8位(字节)或16位(字)操作数或中间结果，以提高CPU的运算速度（减少存取MEM的时间）AX是CPU使用最多的一个寄存器，功能最强。AX的作用：i）ALU之前保存一个操作数，ALU之后保存结果。ii）CPU与 I/O、MEM交换数据所用到的最多的寄存器。（前者对算术运算，后者对 I/O 操作）第第2 2章章 80 80X86/Pentium X86/Pentium 微处理器微处理器一、通用一、通用Reg.Reg.（分为两组:一组可用于字、字节；另一组仅可用于字）1.数据Reg.（AX，BX，CX，DX）（2）特殊用法：i）BX 计算地址用作基址Re

18、g.ii）CX 计数器，循环或移位时用。）DX 在某些 I/O 操作时，用来保存I/O端口地址，或字的乘除法运算。2.指示器和变址Reg.（SP，BP，SI，DI，仅能用于字）SP 堆栈指针BP 基地址指针SI 源变址寄存器DI 目的变址寄存器指针寄存器变址寄存器第第2 2章章 80 80X86/Pentium X86/Pentium 微处理器微处理器 其中的内容是一个存储单元的偏移地址,此单元中存放着下一条要取出的指令代码，即程序运行过程中，程序运行过程中，IP始终指始终指向下一次要取出的指令偏移地址。或称向下一次要取出的指令偏移地址。或称IP和和CS一起指向下一起指向下一条指令的物理地址。

19、一条指令的物理地址。第第2 2章章 80 80X86/Pentium X86/Pentium 微处理器微处理器二、二、段段Reg.（CS，DS，SS，ES）CS内容+IP内容，为下一条指令的地址。DS内容+指令中的偏移量，为数据段内的某单元地址。SS内容+SP 为堆栈段内的某单元地址。ES 附加段的段地址。三、三、指令指针指令指针IP（用来存储代码段中的偏移地址）用来存储代码段中的偏移地址）取指时,每取一个指令字节,BIU自动对IP加1;在程序中可以用跳移指令、调用指令、中断等来修改IP中的值.取指物理地址取指物理地址=CS CS 16 16IPIP 四、标志寄存器四、标志寄存器FR 作用：作

20、用：存放ALU的操作结果的特征标志，这种标志可作为条 件，用于判断是否控制程序转移。第第2 2章章 80 80X86/Pentium X86/Pentium 微处理器微处理器状态标志寄存器（状态标志寄存器（PSW）CFPFAFZFSFTFIFDFOF进位标志进位标志CF（Carry Flag）：）：当结果的最高位产生一个进位 或借位，则CF=1，否则CF=0。溢出标志溢出标志OF（Overflow Flag）：）：当带符号数的运算结果超出2n-1 2n-11 时，溢出，OF=1，否则OF=0。符号标志符号标志SF（Sign Flag）：）：结果的最高位为1，则SF=1，否 则 SF=0。零标志

21、零标志ZF（Zero Flag）：）：若运算的结果为0，则ZF=1，否则ZF=0。奇偶标志奇偶标志PF（Parity Flag）：）：若运算结果的低8位中1的个数为偶数，则 PF=1，否则，PF=0。辅助进位标志辅助进位标志AF(Auxiliary Flag)：由低4位向高4位(D3向D4)有进位或 借位，则AF=1，否则AF=0。状状态态标标志志控控制制标标志志方向标志方向标志DF（Direction Flag）：）：DF=1，串操作时地址自动减量；DF=0，串操作时地址自动增量。中断允许标志中断允许标志IF（Interrupt Enable Flag）：）：IF=1，允许CPU接收外部中断

22、 请求，IF=0，屏蔽外部中断请求。追踪标志追踪标志TF（Trace Flag）：）：TF=1，使处理进入单步方式，以便于调试。第第2 2章章 80 80X86/Pentium X86/Pentium 微处理器微处理器例例1：执行：执行23H32H，分析对分析对PSW的影响。的影响。例例2：执行：执行23H32H，分析对分析对PSW的影响。的影响。第第2 2章章 80 80X86/Pentium X86/Pentium 微处理器微处理器 8086/8088 均为40 PIN、双列直插式(DIP)封装的芯片。某些引脚具有多种功能。多功能引脚功能的转换分两种情况 分时复用：在总线周期的不同时钟周期

23、内其功能不同；按工作模式来定义引脚的功能：同一引脚在单CPU（最 小模式）和多CPU（最大模式）下，加接不同的信号。2.2 8086/80882.2 8086/8088引脚功能引脚功能第第2 2章章 80 80X86/Pentium X86/Pentium 微处理器微处理器2.2.1 80882.2.1 8088引脚功能引脚功能第第2 2章章 80 80X86/Pentium X86/Pentium 微处理器微处理器最最 小小 模模 式式：系 统 中 只 有8086/8088一个微处理器，系统中的所有总线控制信号都直接由8086/8088产生，因此整个系统中的控制线路最简单。最最大大模模式式：

24、系统中含有两个或两个以上微处理器，其中一个就是8086/8088为主处理器，其它都是协处理器。如：数值运算协处理器8087 输入输出协处理器8089。引脚引脚33 MN/MX决定工作模式决定工作模式:接+5V,最小模式 接地，最大模式 （括号内引脚）8088ADAD7 7ADAD0 0：地址/数据总线，双向(入/出)、三态。分时复用多功能引脚。在CPU输出地址期间,输出地址信息的低8位 A7A0，用于寻址存储器或I/O端口。之后，转换为数据引脚脚功能D7D0，用来传送数据，直到总线周期结束。在DMA方式时，这些引脚成浮空状态。8088引脚图见右引脚图见右第第2 2章章 80 80X86/Pen

25、tium X86/Pentium 微处理器微处理器8088 A8A15：地址总线，输出、三态。在DMA方式时，这些引脚成浮空状态。A19/S6A16/S3：地址/状态线，输出、三态。分时复用多功能引 脚。在DMA方式时，这些引脚成浮空状态。第第2 2章章 80 80X86/Pentium X86/Pentium 微处理器微处理器地址线地址线A19A0，1M内存；地址线内存；地址线A15A0，64K个端口地址。个端口地址。第第2 2章章 80 80X86/Pentium X86/Pentium 微处理器微处理器ALE：地址锁存允许信号，输出，高电平有效。当作地址锁存进锁存器当作地址锁存进锁存器(

26、8282/8283，74LS373)的锁存控制信号的锁存控制信号。保存CPU输出的地址 受IF控制,若IF=0,则此引脚高电平则CPU不响应请求.IF=1,则CPU可能响应中断请求INTR：可屏蔽中断请求，输入、高电平有效。INTA：中断响应信号，输出，低电平有效。CPU响应外部INTR中断后，发应答信号给请求中断的设备。第第2 2章章 80 80X86/Pentium X86/Pentium 微处理器微处理器 NMI：非屏蔽中断请求，输入，上升沿有效。NMI 不能用软件进行屏蔽。只要该引脚上出现一个从低到高的电脉冲就能使CPU当前 指令结束，立刻进入中断响应。CLK：时钟信号，输入。为CPU

27、和总线控制器提供定时基准定时基准。占空比0.33（1/3周期高电平，2/3周期低电平）。RESET：复位信号，输入，高电平有效。至少保持4个时钟周期。使系统从一个已知的状态开始运行,执行程序.复位状态:CSFFFFH，IP0000H，复位后，CPU从FFFF0H单元开始执行。通常在FFFF0HFFFFFH这16个单元中存放转移指令。其它寄存器清除.READY：准备好信号，输入，高电平有效。用来协调CPU与慢速的MEM和I/O设备的同步信号,使CPU插入等待状态,放慢速度.。第第2 2章章 80 80X86/Pentium X86/Pentium 微处理器微处理器 DEN：数据允许，输出，三态，

28、低电平有效。低电平表示数据总线传输有效数据信号,可用于控制总路线驱动器8286 在 DMA方式时，它处于浮空状态。第第2 2章章 80 80X86/Pentium X86/Pentium 微处理器微处理器 TESTTEST：测试信号，输入，低电平有效。与WAIT指令配合使用,使CPU处于等待状态（常常用用于于多多CPU系统系统）DT/R：数据发送/接收控制，输出，三态。决定数据传输的方向.传送方向:DT/R=1时，CPU发送数据，DT/R=0时，CPU接收数据。IO/MIO/M：外设/内存访问控制，输出，三态。输出高电平高电平时，表示总线周期为I/OI/O访问周期；输出低电平低电平时，表示总线

29、周期为MEMMEM访问周期。在DMA工作方式时，它为浮空状态。WR：写信号，输出，三态，低电平有效低电平有效。WR信号有效时,表示CPU正做写MEM（或I/O口）的操作。由IO/M的状态决定是写MEM（IO/M=0)，还是写入I/O（IO/M=1).在DMA方式时，它处于浮空状态。第第2 2章章 80 80X86/Pentium X86/Pentium 微处理器微处理器 RD：读信号，输出，三态，低电平有效低电平有效。RD信号有效时，由IO/M决定是对I/0读（IO/M=1）,还是对 MEM（IO/M=0）读。IO/MIO/M、WR、RD三者决定了三者决定了CPU访问访问MEM或或I/O的方式

30、的方式配合的引脚还有配合的引脚还有DT/R HOLD：保持请求信号，输入，高电平有效。当DMA操作或外部处理器要求通过总线传送数据时，HOLD信号为高，表示外界请求主CPU让出对总线的控制权。HLDA：保持响应信号，输出，高电平有效。当CPU同意让出总线控制权时，输出HLDA高电平信号，通知外界可以使用总线。同时，现有主CPU所有具“三态”的 线，都进入浮空状态；当HOLD变为低电平时，主CPU也把HLDA变为低 电平，此时它又重新获得总线控制权。第第2 2章章 80 80X86/Pentium X86/Pentium 微处理器微处理器HOLDHLDA MEM CPU I/O DMA MN/M

31、X：单CPU/多CPU方式控制，输入。当MN/MX=1（接VCC）时，单CPU模式(最小模式)，8088的2431引脚功能如上面所述如上面所述；若MN/MX=0（接GND），多CPU模式(最大模式)，8088的2431引脚定义如图2-9括号内所示。第第2 2章章 80 80X86/Pentium X86/Pentium 微处理器微处理器重要引脚重要引脚n最小方式最小方式 AD0-AD7,A8A9,A16A19,IO/M,WR,RD,INTR,INTA,RESETnDEN,DT/R2.2.2 80862.2.2 8086引脚功能引脚功能第第2 2章章 80 80X86/Pentium X86/P

32、entium 微处理器微处理器与8088引脚功能的区别：1.8086：16条地址/数据复用 引脚AD15AD0。8088：只有AD7AD0 BHE、A0组合编码与数据总线传送数据的关系如下表所示。对8086，用BHE作为访问存储器高字节的选通信号，用A0作为访问存储器低字节的选通信号。2.8086的PIN34：BHE/S7 8088中为 SS0 PIN34是高是高8位数据总线的允许位数据总线的允许和状态信息复用引脚。和状态信息复用引脚。BHE A0数据传送状态数据传送状态 0 0 传送传送16位位D15D0 0 1 传送高传送高8位位D15D8 1 0 传送低传送低8位位D7D0 1 1 无操

33、作无操作第第2 2章章 80 80X86/Pentium X86/Pentium 微处理器微处理器 3.8086：PIN28为M/IO，存贮器/输入输出信号，输出、三态。当M/IO=1时，表示访问存贮器。当M/IO=0时，表示访问I/O端口。它和它和8088的的PIN28（IO/M）意义正好相反。意义正好相反。单独的8086/8088 CPU只能进行数据处理，但不能记忆，更不能与外界交换信息。CPU芯片必须加上必要的支持芯片：时钟电路、地址锁存器、总线驱动器、存贮器、I/O接口芯片及基本外围设备，才能构成一台完整微机系统。本节主要介绍本节主要介绍8086/8088 CPU的支持芯片。的支持芯片

34、。第第2 2章章 80 80X86/Pentium X86/Pentium 微处理器微处理器2.3 8086/80882.3 8086/8088系统组织系统组织2.3.1 8086/80882.3.1 8086/8088支持芯片支持芯片 8284是Intel公司专门为8086/8088系统设计配套的单片时钟发生器，是一个三合一的芯片,提供：1/3占空比的系统时钟信号CLK；外围设备时钟信号PCLK 提供系统复位信号(RESET信号)；提供READY信号;一、一、82848284时钟发生器时钟发生器时钟芯片8284引脚及内部结构如图所示。第第2 2章章 80 80X86/Pentium X86/

35、Pentium 微处理器微处理器 CLK 输出，系统时钟。频率为晶体频率或外接频率EF1的1/3。CLK信号占空比为1/3。X1、X2 输入，晶体输入。其频率(14.318MHz)为CPU所需时钟 频率的3倍(4.77MHz)。PCLK 输出，外部设备时钟。其频率(2.5MHz)约为CLK的1/2，占空比为1/2。第第2 2章章 80 80X86/Pentium X86/Pentium 微处理器微处理器 AEN1、AEN2 输入，地址允许信号。当AEN1、AEN2为低时，RDY1和RDY2产生READY（0）信号，致使CPU产生等待周期。RDY1、RDY2 输入，总线准备好信号。当系统总线上某

36、个设备已 收到数据或已准备好数据，则该设备可使RDY1或RDY2有效。READY 输出，准备好信号。由RDY1或RDY2形成。1表示已准备好；0使CPU产生等待周期。RES 输入，外部复位信号。产生加到CPU的复位信号RESET。8284与8088/8086连接的一种方案见P48图2-12。第第2 2章章 80 80X86/Pentium X86/Pentium 微处理器微处理器二、二、82828282/8283 8/8283 8位三态输出锁存器位三态输出锁存器（用于锁存地址，74LS373）AD15AD0/AD7AD0既可作为地址线，又可作为数据线。外加三态锁存器可以把地址信息分离出来，为外

37、接MEM或I/O设备提供16位/8位地址信息，由CPU产生的ALE的下跳沿将地址信息锁存进8282/8283锁存器中。8282引脚及真值表如图2-13所示。是20个PIN、双列直插式封装(DIP)。8283的功能与8282完全相同，仅仅是输入/输出反相而已。STBSTB：输入选通信号，高电平有效。输入选通信号，高电平有效。STBSTB1 1，输出，输出D D7 7DODO0 0随输入随输入DIDI7 7DIDI0 0而变，起传输作用；而变，起传输作用；STBSTB由由1 1变到变到0 0时，将时，将输入数据锁存。输入数据锁存。OEOE：输出允许，低电平有效。输出允许，低电平有效。OE OE为为

38、0 0，将锁存的信号输出，将锁存的信号输出，OEOE为为1 1，8282/82838282/8283输出呈输出呈高阻状态。高阻状态。在系统中，在系统中，OEOE接地，保证总是接地，保证总是允许输出状态。允许输出状态。第第2 2章章 80 80X86/Pentium X86/Pentium 微处理器微处理器STBSTB：输入选通信号输入选通信号,高电平有效高电平有效.STBSTB1 1，输出，输出D D7 7DODO0 0随输入随输入DIDI7 7DIDI0 0而变，起传输作用；而变，起传输作用；STBSTB由由1 1变到变到0 0时，将时，将输入数据锁存。输入数据锁存。图2-14 8282和8

39、086的连接OEOE：输出允许，低电平有效。输出允许，低电平有效。OE OE为为0 0,将锁存的信号输出将锁存的信号输出,OEOE为为1 1,8282/8283,8282/8283输出呈输出呈高阻状态。高阻状态。在系统中在系统中,OE,OE接地，保证总是接地，保证总是允许输出状态。允许输出状态。8282接入系统中如图2-14所示。74LS245/74LS244 20PIN,DIP 1.用于数据总线和CPU之间的数据传输；2.用以增加数据总线的带负载能力。1 A B（发送）T=0 B A（接收）B7.B0A7 B7.。.。.。.。.。.。A0 B0 _OETDEN DT/R 1 高阻OE=0 允

40、许输出T,输入，传输方向控制。OE，输入，允许输出。第第2 2章章 80 80X86/Pentium X86/Pentium 微处理器微处理器三三、8286/8287(反相反相)8位并行双向总线驱动器位并行双向总线驱动器 8286/8287引脚及一位内部结构如图2-15所示。采用20引脚(PIN)、双列直插封装(DIP)。P49 P49 图图2-16 82862-16 8286与与80888088的连接的连接P49 P49 图图2-15 82862-15 8286引脚与内部结构引脚与内部结构第第2 2章章 80 80X86/Pentium X86/Pentium 微处理器微处理器 CPU用在最

41、大模式下时，不能直接提供总线控制信号。8288总线控制器专门为此而设计。CPU的S2、S1、S0与8288状态信号连接，译码产生各种总线信号，使多个CPU接在同一组系统总线上。四、四、8288总线控制器总线控制器第第2 2章章 80 80X86/Pentium X86/Pentium 微处理器微处理器8288的组成：状态译码器；命令信号发生器；控制信号发生器；控制逻辑。2.3.2 2.3.2 单单CPUCPU模式系统模式系统一、以一、以80888088为为CPUCPU的单的单CPUCPU系统系统第第2 2章章 80 80X86/Pentium X86/Pentium 微处理器微处理器必须遵循以

42、下原则：1.8088的MN/MX引脚直接接高电平VCC；2.8088的IO/M、RD、WR和INTA引脚直接接在MEM和I/O端口相 应控制线上；3.地址线、地址/数据线接到地址锁存器上（CPU的ALE STB）；4.数据线有两种接法：直接接到数据总线上；经过数据总线驱动器接到数据总线上（DEN、DT/R）。5.8088 CPU的CLK时钟由8284时钟发生器提供。二、以二、以8086为为CPU的单的单CPU系统系统8086系统与8088差不多，唯存储器的连接不太一样。(1)由于数据总线16位，需两片8286。(2)把1MB的存储体分为两个512KB的存储体。奇存储体：奇地址单元组成，用于存储

43、16位数据的高字节。偶存储体：偶地址单元组成，用于存储16位数据的低字节。BHE A00 0 同时对两个存储体访问，16位字。0 1 奇地址访问1 0 偶地址访问1 1 无存储器操作第第2 2章章 80 80X86/Pentium X86/Pentium 微处理器微处理器地址中A19-A1作奇偶寻址。A0作偶地址存储体片选信号：A0=0，选中偶；A0=1，不选中偶。BHE作奇地址存储体片选信号：BHE=0选中奇；BHE=1不选中奇二、以二、以8086为为CPU的单的单CPU系统系统第第2 2章章 80 80X86/Pentium X86/Pentium 微处理器微处理器D7 D0D15 D8A

44、0A19 A1DBABBHEa）存储器地址空间分配存储器地址空间分配FFFFFH奇地址存储体512K*8bitBHE0偶地址存储体512K*8bitA00FFFFEH00003H00002H00001H00000H地址内容内容地址D7 D0奇地址存储体奇地址存储体CS A18 A0D7 D0偶地址存储体偶地址存储体CS A18 A0b）存储体与总线的连接存储体与总线的连接第第2 2章章 80 80X86/Pentium X86/Pentium 微处理器微处理器2.4 8086/8088CPU总线时序总线时序 2.2.总线周期总线周期(Bus CycleBus Cycle，由若干时钟周期组成，也

45、称机器周期）指微处理器对MEM或I/O端口完成一次读或写所需要的时间。第第2 2章章 80 80X86/Pentium X86/Pentium 微处理器微处理器微处理器时序概念微处理器时序概念 CPUCPU是一个时序逻辑电路是一个时序逻辑电路,当当CPUCPU执行指令时，送出执行指令时，送出一系列一系列的控的控制信号，这些控制信号在时间上的关系称为制信号，这些控制信号在时间上的关系称为CPUCPU时序。时序。从时序角度考虑，微处理器的执行工作可分作三种类型的周期：1.1.时钟周期时钟周期(Clock Cycle)Clock Cycle)时钟周期也称为T状态，是微处理器动作处理的最小时间单位。时

46、钟周期值的大小是由系统时钟（晶振频率）确定的，T=1/f 8086/8088微处理器有两种总线操作周期：读总线周期和写总线周期 8086/8088的一个基本总线周期由4个T组成。80868086最基本的总线周期是最基本的总线周期是CPUCPU与与MEM或或I/OI/O进行通信。进行通信。第第2 2章章 80 80X86/Pentium X86/Pentium 微处理器微处理器 指令周期指令周期(Instruction Cycle)Instruction Cycle)指令周期反映了执行一条指令所需要的时间。一个指令周期通常由若干个总线周期组成。不同指令的执行时间不同，即周期长短不一样。简单指令只

47、需要一个总线周期，复杂指令就需要较多的 总线周期。一个基本总线周期由4个时钟周期（T1，T2，T3，T4）构成。T1：CPU从地址/数据引脚上送出地址。T2：地址撤消。若是CPU读：地址/数据线是高阻；若是CPU写：地址/数据线是数据。T3：数据稳定在总线上，在T3与T4交界处采样数据,进入T4状态。T4：结束状态。2.4.1 8086/0882.4.1 8086/088典型时序分析典型时序分析第第2 2章章 80 80X86/Pentium X86/Pentium 微处理器微处理器 BHE DT/R2.DEN 1.ALE3.M/IO一、一、8086存储器存储器/IO读时序读时序高高M低低IO

48、A19A16S6 S3A15 0D15 0 T T2 2状态状态 在T2状态，地址信号消失，AD15AD0进入高阻状态，为数据读入 作准备；而A19/S6A16/S3及BHE/S7引脚输出状态信号S7S3。RD输出低电平信号表示读操作，数据送往数据总线。DEN信号也在T2状态变低，表示数据允许。T T3 3状态状态 在T3状态，来自MEM或I/O的数据被送到数据总线，CPU在T3状态结束时读取数据总线上的数据。T T1 1状态状态 M/IO信号确定CPU是要从MEM还是I/O端口读数据且一直保持到本 总线周期结束。CPU在T1通过地址线输出地址，这些地址值要保持到T2状态。地址值必须锁存，锁存

49、信号用ALE。BHE信号也要锁存。DT/R输出为低电平，表示本总线周期的数据总线方向是由外向CPU 内传送数据。第第2 2章章 80 80X86/Pentium X86/Pentium 微处理器微处理器 TW状态状态 当系统中采用的MEM或I/O接口速度较慢，不能用最基本的总线周期 执行读操作时，系统就要根据READY信号进行采样。如果READY为高电平，则下一个状态为正常的T4状态；如果READY为低电平，表示数据还未有效，则下一个为插入的TW 状态，在TW状态的前沿继续采样READY信号，以决定是否还要 插入等待状态TW T T4 4状态状态 在T4状态和前一个状态交界的下降沿处，CPU对

50、数据总线进行采样，从而获得数据。第第2 2章章 80 80X86/Pentium X86/Pentium 微处理器微处理器二、二、80868086存贮器存贮器/IOIO写时序写时序第第2 2章章 80 80X86/Pentium X86/Pentium 微处理器微处理器三、三、80888088访问存贮器访问存贮器/IOIO时序时序 -基本同基本同80868086，有：，有：M/IO M/IO（或或IO/MIO/M）、）、BHE BHE 的区别。的区别。四、中断响应周期四、中断响应周期向量类型向量类型 INTACLKAD7AD0T1T2T3T4第第 一一 个个中断响应周期中断响应周期T1T2T3