第原理图输入设计.pptx

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1、2.1 Quartus 软件介绍 此外，Quartus通过和DSP Builder工具与MatlabSimulink相结合，可以直接实现各种DSP应用系统；支持Altera的片上可编程系统(SOPC)的开发，集系统级设计、嵌入式软件开发和可编程逻辑设计于一体，是一种综合性的开发平台。第1页/共92页2.1 Quartus 软件介绍 软件开发流程 Quartus的 设计流程 如图2.1所示。图2.1 Quartus的设计流程第2页/共92页2.1 Quartus 软件介绍软件的特点 1编译增强特性提高了设计效率 Quartus编译增强特性为高密度FPGA提供最高效的增强型设计方法，通过Logic

2、Lock设计流程，设计人员可以针对独立的设计分区进行优化，对于没有改动的分区则保留其性能不变，从而提高时序逼近效率，将设计编译时间缩短了近70%。第3页/共92页2.1 Quartus 软件介绍 2更快集成IP Quartus设计软件含有SOPC Buider工具。SOPC Builder是Quartus特有的软件工具，能够快速方便地构建、评估嵌入式系统。SOPC Builder的特点如下：集成了来自Altera以及AMPP合作伙伴的现成IP。在系统中生成自己的可重复使用的定制元件。根据每个系统的需求，生成HDL，构建最佳互连架构。第4页/共92页2.1 Quartus 软件介绍输出系统测试组

3、件。输出生成系统基于存储器映射和组成的定制软件开发套件(SDK)。SOPC Builder使设计者能够集中精力在用户逻辑设计上，无需手工完成系统集成任务从而提升了系统性能。第5页/共92页2.1 Quartus 软件介绍 3在设计周期的早期就对IO引脚进行 分配和确认 Quartus软件可以进行预先的IO分配和确认操作(无论顶层的模块是否已经完成)，这样就可以在整个设计流程中尽早开始印制电路板(PCB)的布线设计工作。第6页/共92页2.1 Quartus 软件介绍 4功率分析和优化 Quartus软件的PowerPlay技术可以使设计者对动态和静态功耗进行精确地分析和优化。PowerPlay

4、功率分析功能产生详细的报告，指明哪种器件结构甚至是设计层次模块消耗了最大的热墩量。第7页/共92页2.1 Quartus 软件介绍 5.存储器编译器 用户可以使用Quartus软件中提供的存储器编译器的功能对Altera FPGA中的嵌入式存储器进行轻松管理。第8页/共92页2.1 Quartus 软件介绍 6.支持CPLD/FPGA和基于HardCopy的 ASlC 除了CPLD和FPGA以外，Quartus软件还使用和FPGA设汁完全相同的设计工具、IP和验证方式支持HardCopy结构化ASIC。第9页/共92页2.1 Quartus 软件介绍 7使用全新的命令行和脚本功能 自动化设计流

5、程 用户可以使用命今行或Quartus软件中的图形用户界面(GUI)独立运行Quartus软件中的综合、布局布线、时序分析以及编程等模块。第10页/共92页2.1 Quartus 软件介绍的图形用户界面 图2.2 Quartus II用户界面第11页/共92页2.1 Quartus 软件介绍 界面主要包含了项目导航栏、编辑输入窗口、状态栏及消息窗口四个部分。1Project navigator窗口 项目导航窗口，包括3个可以切换的标签：Hierarchy标签用于层次显示，提供了逻辑单元、寄存器、存储器使用等信息；File和Design Units标签提供了工程文件和设计单元的列表。第12页/共

6、92页2.1 Quartus 软件介绍 2编辑输入窗口 设计输入的主窗口，原理图、HDL语言编译、仿真的报告等都在这里显示。3Status窗口 状态窗口，用以显示各系统运行阶段的度。4Massage窗口 消息窗口，实时提供系统消息、警告及相关错误信息等。第13页/共92页2.2 用原理图方法设计2-4译码器译码器电路输入与编辑1建立工程（1）建立工程文件 首先在硬盘上建立工作文件夹，例如：2_4decoder。单击“File”菜单下的“New Project Wizard”命令，如图2.3所示。第14页/共92页2.2 用原理图方法设计2-4译码器图2.3 建立新工程第15页/共92页2.2

7、用原理图方法设计2-4译码器图2.4 指定工程的基本信息第16页/共92页2.2 用原理图方法设计2-4译码器（2）选择需要加入的文件和库 单击图2.4中的“Next”按钮，此时，如果文件夹不存在的话，系统会提示用户是否创建该文件夹，选择“Yes”按钮后自动创建，接下来会弹出图2.5所示的对话框。第17页/共92页2.2 用原理图方法设计2-4译码器 没有需要添加的文件和库，直接单击 “Next”按钮即可。图2.5 添加文件对话框第18页/共92页2.2 用原理图方法设计2-4译码器（3）选择目标器件 在弹出的对话框中选择目标器件，如图2.6所示。本例中“Family”选项选择“ACEX1K”

8、系列器件，在“Available devices”选项下选择“EP1K100QC208-3”选项，单击“Next”按钮目标器件选择完毕。第19页/共92页2.2 用原理图方法设计2-4译码器 图2.6 器件类型设置第20页/共92页2.2 用原理图方法设计2-4译码器（4）选择第三方EDA工具 界面如图2.7所示，用户可以选择所用到的第三方工具如ModleSim、Synplify等。本例中并没用调用第三方工具，直接单击“Next”按钮即可。第21页/共92页2.2 用原理图方法设计2-4译码器图2.7 EDA工具设置第22页/共92页2.2 用原理图方法设计2-4译码器（5）结束设置 单击图2

9、.7中的“Next”按钮后进入最后确认的对话框，如图2.8所示。从图中可以看到建立的工程名称、选择的器件和选择的第三方工具等信息，如果无误的话，单击“Finish”按钮，出现如图2.9所示的窗口，在资源管理窗口中可以看到新建的名称“2_4decoder”工程。第23页/共92页2.2 用原理图方法设计2-4译码器 图2.8 工程信息概要第24页/共92页2.2 用原理图方法设计2-4译码器 图2.9 完成工程配置后的显示第25页/共92页2.2 用原理图方法设计2-4译码器 2.建立原理图文件（1）建立原理图/图表模块文件 在图2.9所示的界面中建立原理图/图表模块文件。单击“File”菜单下

10、的“New”命令（或者用快捷键Ctrl+N），弹出新建对话框，如图2.10所示。在“Device Design Files”对话框选择原理图/图表模块文件，双击“Block Diagram/Schematic File”选项第26页/共92页2.2 用原理图方法设计2-4译码器（或者选中该项后单击“OK”按钮）后建立文件成功，生成编辑器界面如图2.11所示。图2.10 新建原理图/图表模块文件第27页/共92页2.2 用原理图方法设计2-4译码器图2.11 图形编辑窗口第28页/共92页2.2 用原理图方法设计2-4译码器 图2.12 选择元器件第29页/共92页2.2 用原理图方法设计2-4

11、译码器 (2)放置元件符号 在如图2.11所示的图形编辑窗口的空白处双击鼠标左键（或者在编辑工具栏中单击工具）弹出如图2.12所示的选择电路符号对话框，选中“primitives”“logic”“and2”（或者在“Name”输入编辑框中输入“and2”）后，单击“OK”按钮。第30页/共92页2.2 用原理图方法设计2-4译码器图2.13 摆放与门第31页/共92页2.2 用原理图方法设计2-4译码器 将二输入与非门的符号移动到合适的位置放置，如图2.13所示。同理，在图形编辑窗口中放置2-4译码器的其他元件及两个input和四个output符号，如图2.14所示。第32页/共92页2.2

12、用原理图方法设计2-4译码器图2.14 摆放好所有元器件第33页/共92页2.2 用原理图方法设计2-4译码器 (3)连接各元器件并命名 原理图和图表模块编辑时所用到的工具按钮，如图2.15所示。熟悉这些工具的基本性能，可以大大提高设计速度。图2.15 编辑工具按钮第34页/共92页2.2 用原理图方法设计2-4译码器 双击pin_name使其衬底变黑后，输入相应的端口名（或者双击input，弹出“Pin Properties”对话框，在“Pin name”一栏里填上名字）。用相同的方法将其它输入、输出信号命名，完成的2-4译码器原理图如图2.16所示。第35页/共92页2.2 用原理图方法设

13、计2-4译码器图2.16 2-4译码器原理图第36页/共92页2.2 用原理图方法设计2-4译码器 (4)保存文件 在图2.16界面中单击保存文件按钮 。在默认情况下，“文件名（N）”的文本编辑框中为工程的名称“2_4decoder”，单击“保存”按钮即可保存文件。第37页/共92页2.2 用原理图方法设计2-4译码器译码器的综合 在图2.16界面中单击水平工具条上的 编译按钮，开始编译，并伴随着进度不断地变化，编译完成后显示的窗口如图2.17所示，单击“确定”按钮。第38页/共92页2.2 用原理图方法设计2-4译码器 图2.17 编译完成第39页/共92页2.2 用原理图方法设计2-4译码

14、器译码器的仿真 1.建立矢量波形文件 在图2.17所示界面中，单击“File”选项下的“New”命令，在弹出“New”对话框中选择“Other File”页面，如图2.18所示，选择“Vector Waveform File”选项后单击“OK”按钮，弹出如图2.19所示的矢量波形编辑窗口。第40页/共92页2.2 用原理图方法设计2-4译码器 图2.18 建立矢量波形文件第41页/共92页2.2 用原理图方法设计2-4译码器 图2.19 矢量波形编辑窗口第42页/共92页2.2 用原理图方法设计2-4译码器2.添加端口或节点 （1）在如图2.19显示的界面中，双击“Name”下方的空白处，弹出

15、“Insert Node or Bus”对话框如图2.20所示。单击对话框的“Node Finder”按钮后，弹出的“Node Finder”对话框，将filter项设置为Pins:all，如图2.21所示。第43页/共92页2.2 用原理图方法设计2-4译码器图2.20 “Insert Node or Bus”对话框第44页/共92页2.2 用原理图方法设计2-4译码器图2.21 “Node Finder”对话框第45页/共92页2.2 用原理图方法设计2-4译码器 （2）在图2.21界面中单击“List”按钮，则会在“Node Found”中列出设计中的引脚号，如图2.22所示。图2.22

16、 列出输入/输出节点第46页/共92页2.2 用原理图方法设计2-4译码器 （3）在图2.22界面中单击“”按钮，则将所有输入/输出复制到右边的一侧。也可以只选择其中的一部分，根据情况而定，如图2.23所示。图2.23 选择输入/输出节点第47页/共92页2.2 用原理图方法设计2-4译码器 （4）在图2.23界面中单击“OK”按钮后，返回“Inter Node or Bus”对话框。此时，在“Name”和“Type”栏里出现了“Multiple Items”，如图2.24所示。图2.24 查找节点后的“Inter Node or Bus”对话框第48页/共92页2.2 用原理图方法设计2-4

17、译码器（5）在图2-24界面中单击“OK”按钮，选中的输入/输出 端被添加到 矢量波形编辑窗口中，如图2.25所示。图2.25 添加节点后的矢量波形编辑窗口第49页/共92页2.2 用原理图方法设计2-4译码器 3.编辑输入信号并保存文件 在编辑输入信号过程中将用到仿真设置工具栏，每个按钮及其功能如图2.26示。在图2.25所示界面中单击“Name”下方的“A”。即选中该行的波形。在本例中可将输入信号“A”设置为周期信号，单击工具栏中 的 按钮，弹出“Clock”对话框，此时可以修改信号周期、相位和占空比。设置完成后单击“OK”按钮。如图2.27所示。第50页/共92页2.2 用原理图方法设计

18、2-4译码器 图2.27 编辑输入信号第51页/共92页2.2 用原理图方法设计2-4译码器 4.仿真（1）功能仿真 首先单击“Assignments”菜单下的“settings”命令，在弹出的“settings”对话框中进行设置。操作界面如图2.28所示，单击左侧标题栏中的“Simulator Settings”选项后，在右侧“Simulation mode”下拉菜单中选择“Functional”选项即可。第52页/共92页2.2 用原理图方法设计2-4译码器图2.28 设置仿真类型 第53页/共92页2.2 用原理图方法设计2-4译码器 设置完成后需要生成功能仿真网络表。单击“Proces

19、sing”菜单下的“Generate Functional Simulation Netlist”命令，系统会自动创建功能仿真网络表。最后单击 按钮进行功能仿真如图2.29所示，从图中可以看出，仿真后的波形没有延时。第54页/共92页2.2 用原理图方法设计2-4译码器 图2.29 功能仿真波形图第55页/共92页2.2 用原理图方法设计2-4译码器（2）时序仿真 Quartus中默认的仿真为时序仿真，在图2.27界面中直接单击仿真按钮 即可。如果在做完功能仿真后进行时序仿真，需要在“Settings”选项中的“Simulator Settings”对话框，将“Simulation mode”

20、栏设置成“Timing”选项。仿真完成后的窗口如图2.30所示。第56页/共92页2.2 用原理图方法设计2-4译码器 图2.30 时序仿真波形图第57页/共92页2.2 用原理图方法设计2-4译码器 译码器的编程下载 1.引脚分配 Quartus的引脚分配是为了对所设计的工程进行硬件测试，将输入/输出信号锁定在器件确定的引脚上，单击“Assignments”菜单下的“Pins”命令弹出的对话框如图2.31所示，在其下方的列表中列出了本项目所有的输入/输出引脚名。第58页/共92页2.2 用原理图方法设计2-4译码器图2.31 选择要分配引脚的界面输入/输出引脚名第59页/共92页2.2 用原

21、理图方法设计2-4译码器 在图2.31界面中，双击输入端“pin_name”对应的“Location”项后弹出引脚列表，从中选择合适的引脚，则输入pin_name的引脚分配完毕。同理完成所有引脚的指定，如图2.32所示。分配引脚完成后必须重新编译工程才能使本次引脚分配有效。第60页/共92页2.2 用原理图方法设计2-4译码器图2.32 完成所有引脚分配的界面分配引脚完成第61页/共92页2.2 用原理图方法设计2-4译码器 2.下载验证 下载验证是将本次设计所生成的文件通过与计算机连接的下载电缆下载到实验平台上来验证此次设计是否符合要求。第62页/共92页2.3 较复杂的原理图设计秒倒计时电

22、路设计 1.电路原理 30秒倒计时电路的核心元件之一是含有时钟使能及进位扩展输出的计数器74ls169和其他一些辅助元件来完成，为此在这里拟用两个74ls169。第63页/共92页2.30秒倒计时电路实现 首先从实现图2.33所示的30秒倒计时电路绘制和测试开始，为此，可以在Quartus 软件中先建立工程文件，然后建立图形编辑文件，按照上一节介绍的原理图设计方法完成图2.33所示电路。第64页/共92页2.3 较复杂的原理图设计 3.编译与仿真 对如图2.33所示的30秒倒计时电路进行编译，检查、修改图中的错误后再进行仿真。波形仿真结果如图2.34所示。分析电路功能完全符合原设计要求，当cl

23、k输入时钟信号时倒计时开始，直到计时为0又开始新一轮计时，图中的a表示时间的十位，b 表示时间的个位。第65页/共92页2.3 较复杂的原理图设计 图2.33 30秒倒计时电路原理图第66页/共92页2.3 较复杂的原理图设计 图2.34 30秒倒计时电路仿真时序图第67页/共92页2.3 较复杂的原理图设计电子钟计数电路设计 1.电子钟计数结构分析 电子钟电路中小时用两个74160实现二十四进制计数器，计数器输出通过7448译码器驱动数码管实现从零到二十四的计数显示，而分和秒各采用了74160实现的两个六十进制的计数器来实现，电路结构框图如图2.35所示。第68页/共92页2.3 较复杂的原

24、理图设计 图2.35 电子钟计数电路结构图秒计数器时钟脉冲分计数器时计数器数码管显示数码管显示数码管显示第69页/共92页2.3 较复杂的原理图设计2.二十四进制计数器设计（1）电路设计 本电路采用74l60实现，首先设计出一个一百进制的计数器，在24(00100100)处直接取出所有为1的端口，给所有为0的第70页/共92页2.3 较复杂的原理图设计 端口加非门，然后经过与非门后输出给清零端，使用清零的方法完成二十四进制计数，计数范围为023。用图形编辑方法实现二十四进制计数器的设计，小时计数的二十四进制计数器电路图如图2.36所示。第71页/共92页2.3 较复杂的原理图设计图2.36 二

25、十四进制计数器电路第72页/共92页2.3 较复杂的原理图设计（2）电路仿真 二十四进制计数器电路仿真波形如图2.37所示，给clk一个时钟信号，开始计数，当b计数到9（译码输出是67）时a就加一位，直到a为2（译码输出是5B）b为4（译码输出是4F）时，又开始重新计数，因此电路与设计要求完全符合。第73页/共92页2.3 较复杂的原理图设计图2.37 二十四进制计数器仿真波形图第74页/共92页2.3 较复杂的原理图设计（3）元件打包 元件打包是将设计电路打包成为一个模块或元件，以便于设计顶层文件或其它电路时调用。点击project，然后点击set as top-level entity，然

26、后点击 file/create/update/create symbol files for current file 则可。如图2.38和图2.39所示。然后在新的图形文件中能找打包的文件，已经是一个元件，如图2.40所示。第75页/共92页2.3 较复杂的原理图设计 图2.38 设置顶层文件 第76页/共92页2.3 较复杂的原理图设计 图2.39 文件打包操作 第77页/共92页2.3 较复杂的原理图设计图2.40 新的图新界面找打包文件第78页/共92页2.3 较复杂的原理图设计 3.六十进制计数器设计 六十进制计数器也采用74l60实现，首先设计出一个一百进制的计数器，在60（011

27、00000）处直接取出所有为1的端口，给所有为0的端口加非门，然后经过与非门后给清零端，使用清零法完成六十进制计数器设计。分钟和秒计数的六十进制计数电路如图2.41所示。第79页/共92页2.3 较复杂的原理图设计 图2.41 分钟和秒计数的六十进制电路第80页/共92页2.3 较复杂的原理图设计 分钟和秒计数的六十进制计数电路波形仿真如图2.42所示，给clk一个时钟信号，开始计数，b由0（3f）开始计数每到9（67）时，a加一位，当a到5(6d)时b到9（67）时全部清零重新计数，完成了0-60的计数。然后将元件打包，方法与二十四进制计数器的打包方式相同。第81页/共92页2.3 较复杂的

28、原理图设计 图2.42 分钟和秒计数的六十进制仿真波形图第82页/共92页2.3 较复杂的原理图设计 4.顶层电路设计 有了时、分、秒各个计数模块，就可以设计顶层文件，将各个模块连起来组成一个完整的功能电路。最终的电子钟计数电路顶层电路图如图2.43所示，其仿真波形图如图2.44所示。第83页/共92页2.3 较复杂的原理图设计 图2.43 电子钟计数电路顶层电路图第84页/共92页2.3 较复杂的原理图设计 图2.44 电子钟计数电路仿真波形 第85页/共92页2.3 较复杂的原理图设计 5.数码管显示电路 （1）数码管静态显示原理图 如图2.45所示为实验中数码管静态显示原理图的接法。数码

29、管的a、b、c、d、e、f、g分别接到译码器的输出，本例的数字钟计时电路的译码器采用7448，已经打包到CPLD/FPGA的下载程序中，所以，数码管的a、b、c、d、e、f、g分别接到时、分、秒计时器的输出端即可。第86页/共92页2.3 较复杂的原理图设计 图2.45 数码管静态显示原理图第87页/共92页2.3 较复杂的原理图设计（2）七段译码驱动器的真值表 作为7段BCD码译码器，输出信号的7位分别接数码管的7个段，高位在左，低位在右。例如当输出为“1101101”（16进制数为6DH）时，数码管的7个段：g、f、e、d、c、b、a分别接1、1、0、1、1、0、1；接有高电平的段发亮，于是数码管显示“5”。译码器74LS48与数码管对应的数码见表2.1所示。第88页/共92页2.3 较复杂的原理图设计 表2.1 七段译码器真值表第89页/共92页2.3 较复杂的原理图设计 6电子钟计数硬件电路 电子钟计数电路的硬件电路如图2.46所示，图中的EPM7128SLC84-15是一片CPLD器件，其中的clk信号用户可以外接信号源或制作一个1Hz的脉冲产生电路，数码管的时、分、秒分别能显示两位十进制数，实现数字显示电子计时电路的的功能。第90页/共92页2.3 较复杂的原理图设计 图2.46 电子钟计数硬件电路 第91页/共92页感谢您的观看！第92页/共92页