第二章 组合逻辑电路.pptx

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1、1组合逻辑电路的讨论可从分析与设计两方面来考虑。组合逻辑电路的分析，就是根据给定的组合逻辑电路，写出其逻辑函数表达式，并以此来描述其逻辑功能，确定输出与输入的逻辑关系，评定电路设计的合理性、可靠性，指出原电路设计的不足之处，必要时提出改进意见和改进方案，便于完善、改进设计。第1页/共86页2组合逻辑电路的设计是组合逻辑电路分析的逆过程，它是根据给定的逻辑功能要求或给出的逻辑函数，在一定条件下，设计出既能实现该逻辑功能又经济实惠的组合逻辑电路方案，并画出其逻辑电路图。本章主要介绍组合逻辑电路的分析与设计、二进制运算电路、编码与编码器、译码与译码器及组合逻辑电路的竞争与险象。第2页/共86页32.

2、2 组合逻辑电路的分析 一、组合逻辑电路分析的一般方法一、组合逻辑电路分析的一般方法组合电路的分析，一般可按以下步骤进行：1根据给定的逻辑电路，写出逻辑函数表达式（由图写表达式）2化简逻辑电路的输出函数表达式（化简表达式）3根据化简后的逻辑函数表达式列出真值表（列出真值表）4功能评述(并分析合理性)返回主菜单第3页/共86页4 二、组合逻辑电路分析举例下面举例说明组合逻辑电路分析的过程。例例2.12.1 分析图2.1(a)给定的组合逻辑电路。(a)(b)图2.1 例2.1的逻辑电路图返回第4页/共86页51.根据给定的逻辑电路图，写出输出逻辑函数表达式。根据电路中每种逻辑门电路的功能，从输入到

3、输出，逐级写出各逻辑门的函数表达式：2.2.化简电路的输出函数表达式。化简电路的输出函数表达式。用代数化简法对所得输出函数表达式化简如下 第5页/共86页63.3.列出该逻辑函数的真值表，如列出该逻辑函数的真值表，如表表2.12.1所列。所列。表表 2.1 例例2.1真值表真值表A AB BC CF F0 00 00 01 10 00 01 10 00 01 10 00 00 01 11 10 01 10 00 00 01 10 01 10 01 11 10 00 01 11 11 11 1第6页/共86页74.功能评述。(并分析合理性)从真值表我们不难看出，当输入A、B、C取值都为0或都为1

4、时，逻辑电路的输出F为1；否则，输出F均为0。即当输入一致时输出为1，输入不一致时输出为0。因此，该电路具有检查输入信号是否致的逻辑功能，一旦输出为0，则表明输入不一致，通常称该电路为“不一致电路”。第7页/共86页8由分析可知，该电路的设计方案并不是最佳。根据化简后的逻辑函数表达式可得图图2.12.1（b b）所示比原电路更简单的逻辑电路。在采用几套设备同时工作的系统中，可采用“不一致电路”进行控制，一旦运行结果不一致，便由该电路发出报警信号，通知操作人员及时排除故障，确保系统的可靠性。第8页/共86页92.3 组合逻辑电路的设计概述概述单输出组合逻辑电路的设计单输出组合逻辑电路的设计多输出

5、组合逻辑电路的设计多输出组合逻辑电路的设计返回主菜单第9页/共86页10一、组合逻辑电路设计的一般方法一、组合逻辑电路设计的一般方法组合逻辑电路的设计过程一般包括以下步骤：1.根据命题的逻辑要求，确定好输入、输出变量及其赋值2.根据逻辑功能建立真值表3.根据真值表求得输出逻辑函数的“最小项之和”表达式4.用代数法或卡诺图法化简上述逻辑函数表达式，并根据实际要求把函数表达式转换成适当的形式5.根据最简逻辑函数表达式画出逻辑电路图2.3 组合逻辑电路的设计第10页/共86页11二、组合逻辑电路设计的类型二、组合逻辑电路设计的类型根据输出变量的多少，我们可以把组合逻辑电路的设计问题归纳为以下两种：1

6、单输出组合逻辑电路的设计2多输出组合逻辑电路的设计返回第11页/共86页12单输出组合逻辑电路的设计单输出组合逻辑电路是指只有一个输出逻辑变量的组合逻辑电路。其设计不需考虑其它逻辑函数之间的相互联系问题，逻辑抽象或者逻辑简化等方面都比较简单。下面通过举例说明单输出组合逻辑电路设计的过程。例例2.22.2 试设计一个甲、乙、丙三人“多数表决电路”。当表决某一提案时，只有两个及以上人同意，该提案表示通过，否则该提案不通过。要求用与非门实现该逻辑功能。返回第12页/共86页13解：1.根据命题的逻辑要求，确定好输入、输出变量及其赋值。根据题意，设定A、B、C分别代表参加表决的甲、乙、丙三个逻辑变量为

7、输入，表决结果用逻辑函数F表示为输出；逻辑变量取值为0表示反对，逻辑变量取值为1表示同意；逻辑函数F取值为0表示提案被否决，逻辑函数F取值为1表示提案通过。第13页/共86页142.2.根据逻辑功能建立真值表，如表表2.22.22.22.2所列。表 2.2 例2.2真值表A AB BC CF F0 00 00 00 00 00 01 10 00 01 10 00 00 01 11 11 11 10 00 00 01 10 01 11 11 11 10 01 11 11 11 11 1第14页/共86页153.根据真值表求得输出逻辑函数的“最小项之和”表达式。第15页/共86页16 4.化简上述

8、逻辑函数表达式，并根据实际要求转换成适当的形式。输出逻辑函数的卡诺图，如图图2.22.2所示。图图 2.2 例例2.2的卡诺图的卡诺图根据卡诺图可得输出逻辑函数的最简与或表达式为：F=AB+AC+BC。因题中要求使用与非门实现这一逻辑功能，所以将其化为与非的形式：第16页/共86页17 5.根据逻辑函数表达式画出逻辑电路图，如图图2.32.3所示。图图 2.3 例例2.2的逻辑电路图的逻辑电路图第17页/共86页18多输出组合逻辑电路的设计多输出组合逻辑电路是指具有两个或两个以上的输出逻辑变量的组合逻辑电路。例例2.32.3 设计一个故障指示电路，具体要求为：（1）两台电动机同时工作时，绿灯亮

9、；（2）一台电动机发生故障时，黄灯亮；（3）两台电动机同时发生故障时，红灯亮。返回第18页/共86页19解：1.设定A、B分别表示两台电动机这两个逻辑变量为输入，F绿、F黄、F红分别表示绿灯、黄灯、红灯为输出；且用0表示电动机正常工作，1表示电动机发生故障；1表示灯亮，0表示灯灭。2.建立真值表 按设计要求可得表表2.32.3所列的真值表 A AB BF F绿绿F F黄黄F F红红0 00 01 10 00 00 01 10 01 10 01 10 00 01 10 01 11 10 00 01 1表2.3第19页/共86页20 3.根据真值表求得输出逻辑函数的表达式4.化简上述逻辑函数表达式

10、，并转换成适当的形式。由于上述逻辑函数的表达式都是最简了，所以不用再化简。第20页/共86页21 5.根据逻辑函数表达式画出逻辑电路图，如图图2.42.4所示。图图 2.4 例例2.3逻辑电路图逻辑电路图第21页/共86页222.4 二进制运算电路概述概述半加器半加器全加器全加器返回主菜单第22页/共86页232.4 二进制运算电路二进制的相加与十进制类似，其基本规则是：（1）每一位数是由三个数相加，即被加数、加数和低一位向本位的进位数；（2）任意位相加的结果一般是两个数，一个是留在本位的“和”数，另一个是向高位的进位数。在数字系统中，为实现二进制的加法运算，常采用半加器和全加器，下面分别加于

11、介绍。返回第23页/共86页24半加器半加器是指仅考虑第i位的两个二进制数相加的“和”数及其向高位的进位数，而不考虑来自低位（第i-1位）的进位数的运算电路。假定二进数Ai为被加数、Bi为加数、Si为其和数、Ci为进位数，则根据半加器的逻辑功能，可得表表2.42.4所列的半加器真值表。A Ai iB Bi iS Si iC Ci i0 00 00 00 00 01 11 10 01 10 01 10 01 11 10 01 1表 2.4 半加器真值表返回第24页/共86页25由上述真值表可得半加器的输出逻辑函数表达式为：则可画出其逻辑电路，如图图2.52.52.52.5（a a a a）所示，

12、（b b b b）是逻辑符号图。(a)逻辑电路图 (b)逻辑符号图图 2.5 半加器第25页/共86页26全加器半加器是两个一位二进制数的相加，它没有考虑来自低位的进位，因此，半加器无法实现多位二进制的加法运算。在实际应用中，多位二进制数相加运算，往往由全加器来实现。所谓全加器，是指两个多位二进制数相加时，第i位的被加数Ai和加数Bi及来自相邻低位的进位数Ci-1三者相加，其结果得到本位和Si及向相邻高位的进位数Ci的运算电路。根据全加器的逻辑功能，可得表表2.52.5所列的全加器真值表。返回第26页/共86页27表 2.5 全加器真值表A Ai iB Bi iC Ci-1i-1S Si iC

13、 Ci i0 00 00 00 00 00 00 01 11 10 00 01 10 01 10 00 01 11 10 01 11 10 00 01 10 01 10 01 10 01 11 11 10 00 01 11 11 11 11 11 1返回第27页/共86页28(a)Si的卡诺图的卡诺图 (b)Ci的卡诺图的卡诺图 图图 2.6 全加器的卡诺图全加器的卡诺图返回第28页/共86页29由图图2.62.6所示的卡诺图可得Si和Ci的最简与或表达式：将上述表达式进行等价变换得：=第29页/共86页30根据上述表达式，可画出一位全加器的逻辑图，如图图2.72.7（a a）所示，（b b）

14、图为其逻辑符号图。(a)逻辑电路图 (b)逻辑符号图图 2.7 全加器返回第30页/共86页312.5 编码与编码器概述概述二进制编码器二进制编码器二二十进制编码器十进制编码器优先编码器优先编码器返回主菜单第31页/共86页322.5 编码与编码器在数字系统中，用二进制代码的各种组合来表示某种具有特定含义的对象或信号(如十进制数、文字、符号等)的过程称之为编码【将具有特定意义的信息编成相应的二进制代码的过程为编码】；能够实现编码逻辑功能的电路称为编码器。常用的编码器有二进制编码器、二十进制编码器及优先编码器等。返回第32页/共86页33二进制编码器二进制编码器是将某种具有特定含义的对象或信号用

15、二进制代码进行编码的电路。如把I0、I1、I2、I3、I4、I5、I6、I7八个输入信号编成对应的二进制代码输出，其编码过程为：返回第33页/共86页34 一、确定输出二进制代码的位数一、确定输出二进制代码的位数若编码器有M个输入，N位输出【其输入为被编信号，输出为二进制代码】，则它们之间必须满足如下关系：(输入)M2N (输出)由于I0I7为八位输入，而23=8，因此取N=3，即输出为三位二进制代码。该编码器通常称为“8线-3线编码器”。第34页/共86页35 二、写出编码器的编码表二、写出编码器的编码表列出要编码的输入信号与对应的二进制代码之间的关系表。该关系表是我们任意设定的，因此可以有

16、多种不同的关系表，但该关系表应有一定的规律性和便于记忆。表表2.62.6是其中的一种。第35页/共86页36表2.6 三位二进制编码器的编码表输入输入输出输出F F2 2F F1 1F F0 0I I0 00 00 00 0I I1 10 00 01 1I I2 20 01 10 0I I3 30 01 11 1I I4 41 10 00 0I I5 51 10 01 1I I6 61 11 10 0I I7 71 11 11 1返回第36页/共86页37 三、写出输出逻辑函数表达式三、写出输出逻辑函数表达式根据上表可得：第37页/共86页38 四、画逻辑电路由上述表达式可得图图2.82.8所

17、示的三位二进制编码器逻辑图。当I1I7均为0时，输出为F2F1F0=000，即为I0的编码，故逻辑图中没有画出I0图 2.8 三位二进制编码器逻辑电路图74LS148第38页/共86页39值得注意的是，上述编码器在任何时刻都只能对一个输入信号进行编码，不允许有两个或两个以上的输入信号同时请求编码，否则输出编码会发生混乱，即I0I7的编码信号是相互排斥的。返回第39页/共86页40二十进制编码器二十进制编码器是将09十个十进制的数码转换成对应的二进制代码的电路，该二进制代码又称二十进制代码，简称BCD码。其编码过程为：一、确定输出二进制代码的位数一、确定输出二进制代码的位数 由于输入有09十个数

18、码，而24=1610，则输出应是四位二进制代码。这种编码器通常称为10线-4线编码器。返回第40页/共86页41 二、列编码表二、列编码表 四位二进制代码共有十六种状态，其中任何十种状态都可表示09十个数码，方案很多。最常用的是8421编码方式，就是在四位二进制代码的十六种状态中取出前面十种状态，表示09十个数码，后面六种状态去掉，如表表2.72.7所列。第41页/共86页42表2.7 8421码编码表输入输入输出输出十进制数十进制数F F3 3F F2 2F F1 1F F0 00 0（I I0 0）0 00 00 00 01 1（I I1 1）0 00 00 01 12 2（I I2 2）

19、0 00 01 10 03 3（I I3 3）0 00 01 11 14 4（I I4 4）0 01 10 00 05 5（I I5 5）0 01 10 01 16 6（I I6 6）0 01 11 10 07 7（I I7 7）0 01 11 11 18 8（I I8 8）1 10 00 00 09 9（I I9 9）1 10 00 01 1返回第42页/共86页43 三、由编码表写出输出逻辑表达式三、由编码表写出输出逻辑表达式第43页/共86页44 四、画逻辑电路，如四、画逻辑电路，如图图2.92.9所示所示图 2.9 二十进制(8421BCD码)编码器逻辑电路图与8线-3线编码器一样，该

20、输入编码信号也是相互排斥的。返回74LS147第44页/共86页45优先编码器前面所讨论的编码器在任何时刻都只能对一个输入信号进行编码，否则输出编码会发生混乱，即输入编码信号是相互排斥的。而在实际应用中往往存在多个输入信号同时输入的情况。允许同时输入多个数码信号，而输出不发生混乱，同时又能对具有优先级别级的信号进行编码，这样的电路称作优先编码器。在优先编码器中，是优先级别高的编码信号排斥级别低的。至于优先权的顺序，这完全是根据实际需要来确定的。返回第45页/共86页46例如例如，电话总机房需要对下面四种电话进行编码控制，优先级别最高的是火警电话，其次是急救电话，第三是工作电话，最后是生活电话。

21、我们可以设计一优先编码器来满足上述要求。假如用A、B、C、D分别代表火警、急救、工作、生活这四种电话，1表示有通话请求，0表示无通话请求；FA、FB、FC、FD分别表示火警、急救、工作、生活这四种电话的接通状态，1表示允许接通，0表示不允许接通。根据此逻辑功能可得其真值表如表表2.82.8所列。第46页/共86页47表表 2.8 2.8 电话接通优先编码器真值表电话接通优先编码器真值表A AB BC CD DF FA AF FB BF FC CF FD D0 00 00 00 00 00 00 00 00 00 00 01 10 00 00 01 10 00 01 10 00 00 01 10

22、 00 00 01 11 10 00 01 10 00 01 10 00 00 01 10 00 00 01 10 01 10 01 10 00 00 01 11 10 00 01 10 00 00 01 11 11 10 01 10 00 01 10 00 00 01 10 00 00 01 10 00 01 11 10 00 00 01 10 01 10 01 10 00 00 01 10 01 11 11 10 00 00 01 11 10 00 01 10 00 00 01 11 10 01 11 10 00 00 01 11 11 10 01 10 00 00 01 11 11 11

23、 11 10 00 00 0第47页/共86页48根据真值表真值表我们可知，当优先级别高的电话有通话请求时，所有级别低的电话无论有无通话请求均不允许接通，由真值表可得电话接通信号的逻辑函数表达式：第48页/共86页49由上述表达式可得其对应的优先编码逻辑电路如图图2.102.10所示。图 2.10 电话接通优先编码器逻辑图第49页/共86页50图图2.112.11所示为10线4线优先编码器CT74LSl47的逻辑功能示意图，其真值表如表表2.92.9所列。图 2.11 10线4线优先编码器CT74LSl47的逻辑功能示意图返回第50页/共86页51表 2.9 10线4线优先编码器CT74LSl

24、47的真值表输输 入入输输 出出1 11 11 11 11 11 11 11 11 11 11 11 11 1d dd dd dd dd dd dd dd d0 00 01 11 10 0d dd dd dd dd dd dd d0 01 10 01 11 11 1d dd dd dd dd dd d0 01 11 11 10 00 00 0d dd dd dd dd d0 01 11 11 11 10 00 01 1d dd dd dd d0 01 11 11 11 11 10 01 10 0d dd dd d0 01 11 11 11 11 11 10 01 11 1d dd d0 01

25、11 11 11 11 11 11 11 10 00 0d d0 01 11 11 11 11 11 11 11 11 10 01 10 01 11 11 11 11 11 11 11 11 11 11 10 0返回第51页/共86页52其中，、为数码输出端，输出为8421BCD码的反码。为编码信号输入端，输入低电平0有效，这时表示有编码请求。输入高电平1无效，表示无编码请求。在 中，的优先级别最高，次之，其余依次类推，的级别最低。也就是说，当 =0时，其余输入信号不论是0还是1都不起作用，电路只对 进行编码，输出 =0110，为反码，其原码为1001。其余类推。在图图2.112.11中，没有

26、 ，这是因为当 ，都为高电平1时，输出 =1111，其反码为0000，相当于输入 ，因此，在逻辑功能示意图中没有输入端 。第52页/共86页532.6 译码与译码器概述概述二进制译码器二进制译码器二二十进制译码器十进制译码器返回主菜单第53页/共86页542.6 译码与译码器译码是编码的逆过程，是将二进制代码的各种组合按其编码时的原意翻译成对应的对象或信号的过程称之为译码。能实现译码功能的逻辑电路称为译码器。常用的译码器有二进制译码器、二-十进制译码器等。返回第54页/共86页55二进制译码器二进制译码器是将输入二进制代码翻译成对应的输出信号的过程。如把输入的一组三位二进制代码译成对应的八个输

27、出信号，其译码过程为：返回第55页/共86页56 一、写出译码器的状态表一、写出译码器的状态表设输入三位二进制代码为A2、A1、A0，输出设为 八个信号，且低电平有效。其中A2A1A0=000时，=0，其余输出均为1；A2A1A0=001时，=0，其余输出均为1；依此类推，A2A1A0=111时，=0，其余输出均为1；则可得三位二进制译码器的状态表如表表2.102.10所列。第56页/共86页57表 2.10 三位二进制译码器的状态表输输 入入输输 出出d1ddd111111110dddd11111111100000111111110001101111111001011011111100111

28、11011111010011110111101011111101110110111111011011111111110返回1 返回2第57页/共86页58二、由状态表可得输出逻辑函数表达式第58页/共86页59 三、画出逻辑图，如图图2.122.12所示图图 2.12 3线线-8线译码器线译码器CT74LS138的逻辑图的逻辑图第59页/共86页60该三位二进制译码器又称为3线-8线译码器，常用的是CT74LS138型译码器，表表2.102.10就是它的功能表，它有一个使能端 和两个控端 、；当 =1且 +=0时，EN=1，译码器可以译码，输出低电平有效；当 =0或 +=1时，EN=0，译码器

29、禁止译码，输出全为高电平1。第60页/共86页61二进制译码器除3线8线译码器外，还有2线4线译码器和4线16线译码器，如图图2.132.13所示为2线4线译码器的逻辑图。图图 2.13 2线线4线译码器逻辑图线译码器逻辑图返回第61页/共86页62二十进制译码器二十进制译码器是将某种二十进制代码变换为相对应的十个信号输出的组合电路，又称4线10线译码器。图图2.142.14所示为4线10线译码器CT74LS42的逻辑图。由逻辑图可知，它有A3、A2、A1、A0四个输入端，I0I9十个输出端，输出端低电平有效。返回第62页/共86页63图图 2.14 4线线-10线译码器线译码器CT74LS4

30、2的逻辑图的逻辑图根据图图2.142.142.142.14可得输出逻辑函数表达式为返回返回第63页/共86页64其真值表如表表2.112.11所列。表 2.11 4线-10线译码器CT74LS42的真值表十进制数十进制数输入输入输出输出0 00 00 00 00 00 01 11 11 11 11 11 11 11 11 11 10 00 00 01 11 10 01 11 11 11 11 11 11 11 12 20 00 01 10 01 11 10 01 11 11 11 11 11 11 13 30 00 01 11 11 11 11 10 01 11 11 11 11 11 14

31、40 01 10 00 01 11 11 11 10 01 11 11 11 11 15 50 01 10 01 11 11 11 11 11 10 01 11 11 11 16 60 01 11 10 01 11 11 11 11 11 10 01 11 11 17 70 01 11 11 11 11 11 11 11 11 11 10 01 11 18 81 10 00 00 01 11 11 11 11 11 11 11 10 01 19 91 10 00 01 11 11 11 11 11 11 11 11 11 10 0伪伪码码1 10 01 10 01 11 11 11 11 11

32、 11 11 11 11 11 10 01 11 11 11 11 11 11 11 11 11 11 11 11 11 10 00 01 11 11 11 11 11 11 11 11 11 11 11 10 01 11 11 11 11 11 11 11 11 11 11 11 11 11 10 01 11 11 11 11 11 11 11 11 11 11 11 11 11 11 11 11 11 11 11 11 11 11 11 1返回返回第64页/共86页65 由真值表真值表可知，代码10101111没被使用，称为伪码。CT74LS42能自动拒绝伪码输入，当输入为10101111

33、时，输出都为高电平1，所以译码器不会产生错误译码。返回第65页/共86页662.7 组合逻辑电路的竞争与险象概述概述竞争险象的概念及产生的原因竞争险象的概念及产生的原因险象的判断及消除险象的判断及消除返回主菜单第66页/共86页672.7 组合逻辑电路的竞争与险象前面所讨论的组合逻辑电路，仅研究了输入与输出之间的稳定关系，而没有考虑信号传输中的时延问题，事实上，信号经过任何逻辑门与导线时都会产生时间的延迟，该时间的延迟会使数字系统的操作速度下降，引起电路中波形参数变坏，甚至产生竞争冒险现象。返回第67页/共86页68竞争险象的概念及产生的原因 一、竞争一、竞争在组合逻辑电路中，输入信号经过不同

34、的路径到达某点汇合时产生“时差”的现象，称之为竞争。二、险象二、险象组合逻辑电路中竞争现象的存在，使得输入信号的变化可能引起输出信号产生错误的输出，这一现象称为险象。当然，并不是所有的竞争都会产生错误的输出，我们把产生错误输出的竞争称为临界竞争；把不产生错误输出的竞争称为非临界竞争。返回第68页/共86页69如图图2.152.15所示逻辑电路的输出函数为 图 2.15 函数 的逻辑电路若B=0，则不计电路的延迟时1A=0时，F=02A=1时，F=0第69页/共86页70 若考虑传输的延迟，设一级门延迟时间为t，则到达或非门G2的时间将比A到达时间晚t，这时A和的或非结果再次延迟t时间，则输出波

35、形出现一个宽度为t的窄脉冲，即为“毛刺”，如图图2.162.16（b b）所示。(a)(a)理想波形 (b)(b)有“毛刺”的波形图图 2.16 函数函数 的波形第70页/共86页71根据“毛刺”的极性，险象可分为以下两种：（1 1）0 0型：输出负尖脉冲，即正常输出应为高电平1，由于竞争的存在，产生低电平0。（2 2）1 1型：输出正尖脉冲，即正常输出应为低电平0，由于竞争的存在，产生高电平1。返回第71页/共86页72险象的判断及消除 一、险象的判断一、险象的判断判断一个逻辑电路是否可能发生险象常用的方法有代数法和卡诺图法。返回第72页/共86页731.代数判别法（1）检查是否有某个变量同

36、时以原变量和反变量的形式出现在逻辑函数表达式中，即判断是否存在竞争。（2）若存在竞争，则消去表达式中不存在竞争的变量，仅保留有竞争的变量，看是否满足以下关系；a ，说明存在0型险象；b ，说明存在1型险象。第73页/共86页74例例 2.42.4 判断 是否存在险象。解：因为变量C存在竞争，则消去A、B可得:即 A=B=1时，C变量可产生0型险象 令 AB=00 则 F=0 AB=01，F=C AB=11，F=C+C第74页/共86页75例例 2.52.5 判断是否存在险象。解：B变量存在竞争，则消去A、C令 AC=00 则F=BB AC=01，F=B AC=10，F=B AC=11，F=1即

37、 A=C=0时，B变量可产生1型险象。第75页/共86页762.卡诺图法先作出函数的卡诺图，并画出和函数表达式中各“与”项对应的卡诺圈，如图图2.172.17所示为函数的卡诺图，观察其卡诺图，若存在某两个包围圈只相邻而不相交，如图图2.172.17虚线所示，则会产生险象现象。图 2.17 函数 的卡诺图返回第76页/共86页77 二、竞争险象的消除二、竞争险象的消除竞争险象消除的方法有很多，如增加冗余项、引入封锁脉冲、加通脉冲及接入滤波电容等。我们在这里主要介绍增加冗余项的方法。增加冗余项的方法，是通过在原函数表达式中增加多余的“与”项或“或”项，使原函数在任何条件下都不会出现 的形式，从而消

38、除险象的产生。具体冗余项的选择可采用代数法或卡诺图法。或 第77页/共86页78例例 2.62.6 用增加冗余项的方法消除函数中可能产生的现象。解：由例2.4的分析可知，当A=B=1时，输入C的变化使电路输出可能产生0型现象。若在原函数表达式中加入其冗余项AB，则此时，若A=B=1，则输出F=1，即消除了竞争。增加冗余项的方法在卡诺图上就是增加尽量少的多余包围圈，使相邻而不相交的包围圈互相交叉，如图图2.172.172.172.17虚线所示，与多余包围圈相对应的“与”项即为要加入原函数表达式中的冗余项。返回第78页/共86页79本章小结一、组合逻辑电路一、组合逻辑电路是指该电路在任意时刻的输出

39、状态只取决于这一时刻的输入状态，而与以前的输入和电路的原状态都无关，简称为组合电路。其电路结构只含有逻辑门电路，而不含有记忆元件，只有从输入到输出的通路，而不具有从输出到输入的反馈回路。二、组合逻辑电路的分析二、组合逻辑电路的分析，就是根据给定的组合逻辑电路，写出其逻辑函数表达式，并以此来描述其逻辑功能，确定输出与输入的逻辑关系，评定电路设计的合理性、可靠性，指出原电路设计的不足之处，必要时提出改进意见和改进方案，便于完善、改进设计。返回主菜单第79页/共86页80组合电路的分析，一般可按以下步骤进行：1根据给定的逻辑电路，写出逻辑函数表达式2化简逻辑电路的输出函数表达式3根据化简后的逻辑函数

40、表达式列出真值表4功能评述第80页/共86页81三、组合逻辑电路的设计三、组合逻辑电路的设计是组合逻辑电路分析的逆过程，它是根据给定的逻辑功能要求或给出的逻辑函数，在一定条件下，设计出既能实现该逻辑功能又经济实惠的组合逻辑电路方案，并画出其逻辑电路图。组合逻辑电路的设计过程一般包括以下步骤：1根据命题的逻辑要求，确定好输入、输出变量及其赋值2根据逻辑功能建立真值表3根据真值表求得输出逻辑函数的“最小项之和”表达式4用代数法或卡诺图法化简上述逻辑函数表达式，并根据实际要求把函数表达式转换成适当的形式5根据逻辑函数表达式画出逻辑电路图第81页/共86页82四、本章讨论的二进制运算电路、编码器、译码

41、器是常用的逻辑部件。五、在数字系统中，为实现二进制的加法运算，常采用半加器和全加器。二进制的相加与十进制类似，其基本规则是：（1）每一位数是由三个数相加，即被加数、加数和低一位向本位的进位数；（2）任意位相加的结果一般是两个数，一个是留在本位的“和”数，另一个是向高位的进位数。第82页/共86页83六、在数字系统中，用二进制代码的各种组合来表示某种具有特定含义的对象或信号(如十进制数、文字、符号等)的过程称之为编码；能够实现编码逻辑功能的电路称为编码器。常用的编码器有二进制编码器、二十进制编码器及优先编码器等。七、译码是编码的逆过程，是将二进制代码的各种组合按其编码时的原意翻译成对应的对象或信

42、号的过程称之为译码。能实现译码功能的逻辑电路称为译码器。常用的译码器有二进制译码器、二-十进制译码器等。第83页/共86页84八、组合逻辑电路存在竞争与险象现象。在组合逻辑电路中，输入信号经过不同的路径到达某点汇合时产生“时差”的现象，称之为竞争。组合逻辑电路中竞争现象的存在，使得输入信号的变化可能引起输出信号产生错误的输出，这一现象称为险象。判断一个逻辑电路是否可能发生险象常用的方法有代数法和卡诺图法。竞争险象消除的方法有很多，如增加冗余项、引入封锁脉冲、加通脉冲及接入滤波电容等。第84页/共86页85谢谢使用 ！Thank you very much !返回主菜单第85页/共86页86感谢您的观看！第86页/共86页