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1、设计流程介绍第1页/共76页设计流程介绍1.电路设计（前端设计）电路设计是指根据对ASICASIC的要求或规范，从电路系统的行为描述开始，直到设计出相应的电路图，对于数字系统来说就是设计出它的逻辑图或逻辑网表2.版图设计（后端设计）版图设计就是根据逻辑网表进一步设计集成电路的物理版图，也就是制造工艺所需的掩膜版的版图。第2页/共76页设计方法1、Bottom-Up(之下而上）2、Top-Down(之上而下）第3页/共76页设计方法1、Bottom-Up自底向上(Bottom-Up)设计是集成电路和PCB板的传统设计方法,该方法盛行于七、八十年设计从逻辑级开始，采用逻辑单元和少数行为级模块构成层
2、次式模型进行层次设计，从门级开始逐级向上组成RTL级模块，再由若于RTL模块构成电路系统对于集成度在一万门以内的IC设计是行之有效的,无法完成十万门以上的设计设计效率低、周期长，一次设计成功率低第4页/共76页设计方法:Bottom-Up缺点：系统设计时存在的问题只有在后期才能较容易发现；设计周期长；设计的主体是电路原理图，不便于管理和移植；第5页/共76页设计方法：Top-DownTop-Down设计该流程在EDA(HDL语言)工具支持下逐步成为IC主要的设计方法从确定电路系统的性能指标开始，自系统级、寄存器传输级、逻辑级直到物理级逐级细化并逐级验证其功能和性能1、系统设计（行为级描述）;2
3、、RTL设计(RTL级描述）;3、逻辑设计/门级设计4、物理实现第6页/共76页采用Verilog/VHDL语言描述电路时，我们将电路的描述分为行为（Behavioral）和寄存器传输级（Register Transfer Level）和门级描述（Gate Level）三个层次。这样的划分是根据寄存器和组合逻辑的确定性而言的行为级：寄存器和组合逻辑都不明确RTL级：寄存器明确，组合逻辑不明确。门级：寄存器和组合逻辑都明确第7页/共76页Top-Down 设计步骤1、系统设计（行为级描述）实质上就是对整个系统的数学模型的描述。一般来说，对系统进行行为级描述的目的是试图在系统设计的初期，通过对系统
4、行为描述的仿真来发现设计中存在的问题。并不真正考虑其实际的操作和算法的实现。考虑更多的是系统的结构及其工作过程是否能达到系统设计规范的要求。第8页/共76页Top-Down 设计步骤、RTL设计(RTL级描述）用行为方式描述的系统结构有可能部分描述抽象程度过高，是不可以直接映射到具体逻辑单元结构的硬件实现。因此必须将行为级描述的verilog/VHDL语言该写成寄存器级描述。第9页/共76页Top-Down 设计步骤3、逻辑设计/门级设计利用逻辑综合工具，例如FPGA Express(针对FPGA设计），Design Compiler（针对ASIC设计）,将行为级或者寄存器级描述转换转换成一组
5、寄存器和组合逻辑，也就是说经过逻辑综合可以得到集成电路的门级逻辑结构。第10页/共76页Top-Down 设计步骤4、物理实现(版图设计）逻辑综合生成门级网表，可以有两种硬件实现选择。第一种是由自动布局布线工具，如Silicon Enemble,生成ASIC版图。第二种是将网表转换成FPGA(现场可编程门阵列)映射文件，由FPGA硬件实现。第11页/共76页 Top-Down设计与Bottom-Up设计相比，具有以下优点:设计从行为到结构再到物理级，每一步部进都进行验证,提高了一次设计的成功率。提高了设计效率，缩短了开发周期，降低了产品的开发成本设计成功的电路或其中的模块可以放入以后的设计中提
6、高了设计的再使用率(Reuse)。第12页/共76页一、概述综合方法是指电路从较高级别的描述自动地转换到较低级别的描述的自动设计方法。综合可分为三个层次行为综合：是指从系统算法级的行为描述到寄存器传输级（RTL）结构描述的转换逻辑综合：是从RTL级描述到门级逻辑级的转换版图综合：是从门级描述到产生相应版图的综合综合方法第13页/共76页第14页/共76页二、行为综合 行为综合是一种高层次的综合，它的任务是实现从系统算法级的行为描述到寄存传输级结构描述的转换。这里所说的行为是数字系统或其部件与外界环境的相互关系与作用；而结构是指组成系统RTL级的各个部件及其相互之间的连接关系。综合方法第15页/
7、共76页行为综合在目前的实际设计工作中，行为描述的抽象层次太高，综合工具无法很好的理解设计者的意图，综合出的电路距离设计者的实际要求有很大差距，并且目前主流的综合工具都不具有这种功能，目前有一些推出的行为综合器如Synopsys的Behavioral Complier，但用户的反映都不是很良好。因此一般采用人工将行为级描述的verilog/VHDL语言该写成寄存器级描述。第16页/共76页行为级仿真：Modelsim,Active-Hdl第17页/共76页三、逻辑综合和逻辑优化逻辑综合通常是使RTL级HDL描述自动转换成一组寄存器和组合逻辑，也就是说经过逻辑综合可以得到集成电路的门级逻辑结构。
8、一般逻辑综合以后紧接着是逻辑优化，主要是考虑面积和时序优化，最后得到一个满足时序，面积和功耗约束条件的优化的逻辑电路。综合过程是将HDL描述转换成非优化的布尔等式的描述，也就是门级描述，该转换过程是综合软件自动完成的，其过程不受用户控制。采用一定的算法和规则，在约束条件控制下使非优化的布尔等式进一步转换成优化的布尔描述，这就是逻辑优化的过程。逻辑综合和优化时必须选择合适的综合库。综合库的选择体现设计人员对综合优化过程的控制，反映了对综合的要求。综合方法第18页/共76页三、逻辑综合和逻辑优化逻辑优化是在给定综合库的情况下，对于逻辑描述所形成的门电路网络进行优化，优化的目标是根据电路速度和面积等
9、约束条件进行协调，简化和改善电路的逻辑设计。优化过程分两个阶段进行，它们是:（1）与工艺无关的逻辑优化阶段:运用代数和布尔代数技术对电路进行优化(运用两极极小化过程)；（2）结合综合库，与目标工艺对照阶段:根据制造工艺的要求，将已筒化的逻辑描述转换成综合库耍求的表达形式，也就是用相应的单元符号，包括标准单元或FPGA元件符号以及其它物理实现的逻辑符号替代已简化的描述。综合方法第19页/共76页FPGA逻辑综合：第20页/共76页FPGA逻辑综合：第21页/共76页ASIC逻辑综合：DC第22页/共76页四、版图综合 从电路的逻辑结构到集成电路版图的转换是物理综合的过程，也称为版图综合，实际上就
10、是自动布局布线的过程。按照设计流程，逻辑设计验证完毕接着就可以进行自动的版图设计。布局算法 布局是放置版图模块的工作，考虑到以后的布线通常是把连接紧密的模块依次放置，目的是使整个版图的面积和电路的工作周期最小，这就是所谓基于Timing的布局。综合方法第23页/共76页2.布线布线是根据连接网表对布局后的模块进行连线，布线器的类型分成：1)通道布线：适用于通道宽度相同的标准通道2)开关箱布线器：能对复杂的崎岖通道布线，也就是能适用于宽度不等的情况。3)迷宫(Mage)布线器：能对任何复杂结构的通道布线，由于通道情况比较复杂，算法需要较长运算时间，布线速度较慢。综合方法第24页/共76页FPGA
11、实现第25页/共76页FPGA实现：Alter Max+Plus II第26页/共76页FPGA实现：Xilinx Foundation ISE第27页/共76页ASIC版图实现：Cadence Silicon Ensemble(SE)第28页/共76页第29页/共76页常用的工具1、系统级设计、验证工具：C语言、Matlab、Simulink2、RTL源代码设计和验证：Verilog、VHDL（代码）仿真验证工具：Synopsys VCS:ASIC流程方便 Mentor ModelSim:Windows 平台 Cadence NC-Verilog:在后仿使用速度快 Aldec:Active-
12、HDL Altera:Quartus（支持原理图输入）第30页/共76页常用的工具3、门级电路设计：FPGA综合工具:Synopsys 公司的FPGA Compiler II/Synopsys 公司的FPGA express、Synplicity公司的Synplify(已被Synopsys收购，2008）、Altera公司的 Quartus、Xilinx公司的Xilinx Synthesis Technology.FPGA器件实现：Altera FPGA系列，Xilinx FPGA系列ASIC综合工具：Synopsys Design Compiler,Cadence AmbitASIC版图工具
13、:Cadence Silicon Ensemble(old)/Encounter(new)Synopsys Apollo（old)/Astro(new）ASIC版图验证工具:Mentor Calibre，Cadence DIVA,Cadence Assura、Synopsys Hercules.第31页/共76页设计过程可分五个阶段：第一阶段：项目策划第二阶段：总体设计第三阶段：详细设计和可测性设计第四阶段：时序验证与版图设计第五阶段：加工与完备ASIC设计流程简单介绍第32页/共76页第一阶段：项目策划任务：任务：形成项目任务书(项目进度，周期管理等)。流程：流程：市场需求-调研-可行性研究
14、-论证-决策-任务书。第二阶段：总体设计任务：任务：确定设计对象和目标，进一步明确芯片功能、内外部性能要求，参数指标，论证各种可行方案，选择最佳方式，加工厂家，工艺水准。流程：流程：需求分析-系统方案-系统设计-系统仿真。输出：输出：系统规范化说明(SystemSpecification)：包括系统功能,性能,物理尺寸,设计模式,制造工艺,设计周期,设计费用等等.第33页/共76页第三阶段：详细设计和可测性设计任务：任务：分功能确定各个模块算法的实现结构，确定设计所需的资源按芯片的要求，速度，功耗，带宽，增益，噪声，负载能力，工作温度等和时间，成本，效益要求选择加工厂家，实现方式，（全定制，半
15、定制，ASIC，FPGA等）；可测性设计与时序分析可在详细设计中一次综合获得，可测性设计常依据需要采用FullScan，PartScan等方式，可测性设计包括带扫描链的逻辑单元，ATPG，以及边界扫描电路BoundScan，测试Memory的BIST。第34页/共76页 流程：流程：逻辑设计-子功能分解-详细时序框图-分块逻辑仿真-电路设计(算法的行为级，RTL级描述)-功能仿真-综合(加时序约束和设计库)-电路网表-网表仿真。输出：输出：功能设计(FunctionDesign)：将系统功能的实现方案设计出来.通常是给出系统的时序图及各子模块之间的数据流图。逻辑设计(LogicDesign)：
16、这一步是将系统功能结构化.通常以文本(VerilogHDL或VHDL),原理图,逻辑图表示设计结果,有时也采用布尔表达式来表示设计结果。电路设计(CircuitDesign)：电路设计是将逻辑设计表达式转换成电路实现。第35页/共76页第四阶段：时序验证与版图设计 任务任务：静态时序分析从整个电路中提取出所有时序路径，然后通过计算信号沿在路径上的延迟传播，找出违背时序约束的错误(主要是SetupTime和HoldTime),与激励无关。在深亚微米工艺中，因为电路连线延迟大于单元延迟，通常预布局布线反复较多，要多次调整布局方案，对布局布线有指导意义。流程：流程：预布局布线(SDF文件)-网表仿真
17、(带延时文件)-静态时序分析-布局布线-参数提取-SDF文件-后仿真-静态时序分析-测试向量生成。第36页/共76页 输出：输出：物理设计(PhysicalDesignorLayoutDesign)：物理设计或称版图设计是VLSI设计中最费时的一步.它要将电路设计中的每一个元器件包括晶体管,电阻,电容,电感等以及它们之间的连线转换成集成电路制造所需要的版图信息.设计验证(DesignVerification)：在版图设计完成以后,非常重要的一步工作是版图验证.主要包括:设计规则检查(DRC),版图的电路提取(NE),电学规检查(ERC)和寄生参数提取(PE)。第37页/共76页第五阶段：加工与
18、完备任务：任务：联系生产加工，准备芯片的样片测试和应用准备。流程：流程：工艺设计与生产-芯片测试-芯片应用。输出：输出：用户使用说明书。上面集成电路设计的五个阶段，每一阶段有不同的任务，有具体的工作流程，也产生对应的输出结果。第38页/共76页集成电路的设计过程：集成电路的设计过程：设计创意设计创意 +仿真验证仿真验证功能要求行为设计（Verilog）Sing off集成电路芯片设计过程框架是行为仿真综合、优化网表时序仿真布局布线版图后仿真否是否否是设计业第39页/共76页典型ASIC设计具有下列相当复杂的流程，实际中包含如下多项基本内容：结构及电气规定。RTL级代码设计和仿真测试平台文件准备
19、。为具有存储单元的模块插入BIST(DesignFortest设计)。为了验证设计功能,进行完全设计的动态仿真。设计环境设置。包括使用的设计库和其他一些环境变量。使用DesignCompiler工具,约束和综合设计,并且加入扫描链（或者JTAG）。第40页/共76页使用DesignCompiler自带静态时序分析器,进行模块级静态时序分析。使用Formality工具,进行RTL级和综合后门级网表的FormalVerification。版图布局布线之前,使用PrimeTime工具进行整个设计的静态时序分析。将时序约束前标注到版图生成工具。时序驱动的单元布局,时钟树插入和全局布线。将时钟树插入到D
20、C的原始设计中。使用Formality,对综合后网表和插入时钟树网表进行FormalVerification。第41页/共76页从全局布线后的版图中提取出估算的时间延时信息。将估算的时间延时信息反标注到DesignCompiler或者Primetime。在Primetime中进行静态时序分析。在DesignCompiler中进行设计优化。设计的详细布线。从详细布线设计中提取出实际时间延时信息。将提取出的实际时间延时信息反标注到DesignCompiler或者Primetime中。第42页/共76页使用Primetime进行版图后的静态时序分析。在DesignCompiler中进行设计优化（如需
21、要)。进行版图后带时间信息的门级仿真。LVS和DRC验证,然后流片。第43页/共76页在实际工作中，不同的设计团队可能拥有不同的ASIC设计开发流程，但是这些不同的开发流程只是在对设计流程的各个阶段命名时有一些细微的差别。总的来说，ASIC设计的必要步骤是缺一不可的。一个ASIC芯片的设计必须要有一个团结合作的团队才能够完成。ASIC开发流程步骤详细描述开发流程步骤详细描述第44页/共76页ASIC项目的主要步骡包括：预研阶段；顶层设计阶段；模块级设计阶段；模块实现阶段；子系统仿真阶段；系统仿真，综合和版图设计前门级仿真阶段；后端版面设计阶段；测试向量准备阶段；后端仿真阶段；生产签字；硅片测试
22、阶段。第45页/共76页预研阶段是ASIC项目开发的最初始阶段，也是开发部门和市场部门工作结合得最紧密的一个阶段。预研阶段的工作就是要分析产品市场的商业机会，给出初姑的产品结构，并验证产品结构对于商业机会的把握程度。该阶段的任务：初始的产品系统结构设计；产品初始规划和资源需求统计；风险和成本分析。1 预研阶段预研阶段第46页/共76页该阶段输出：项目的时间和资源需求估计；晶片面积的估计；产品研发预算估计；初始的产品系统结构设计；风险分析；设计路线和开发工具的选定。第47页/共76页可行性分析是预研阶段最重要的一个环节，它是对该项目的利润模型、开发周期和风险性的分析。如果设立ASIC开发项目的目
23、的是替代目前的一个成功产品，那么降低成本和增强功能是项目的最主要需求。如果设立ASIC开发项目的目的是去开拓新的市场或者替代目前尚未成功的产品，开发时间将是项目中优先级最高的需求。由于项目的开发策略会对整个项目的结构设计、开发等产生巨大的影响，项目的规划者需要根据项目的具体情况在预研阶段开始之前对项目的这些驱动因素进行归纳分析，以制定项目的开发策略。第48页/共76页顶层设计是一个富有创造性的阶段，在这个阶段，要定义产品的顶层架构。许多经典的工程折中问题都需要在这个阶段做出决定。这个阶段中的创造性思维对于产品的成功有着极大的影响。创造性可以体现在产品的创意、顶层架构设计创意和设计流程的创意等方
24、面。这个阶段的工作主要由少数具有结构设计和系统设计才能的高级工程师参与。2 顶层设计阶段顶层设计阶段第49页/共76页该阶段的任务：书写功能需求说明；讨论几个顶层结构备选项；完成顶层结构设计说明；确定关键的模块(如果需要，这些模块可以尽早开始)确定需要使用的第三方IP模块；选择开发组成员；确定新的工具；确定开发路线/流程；讨论风险；预估硅片面积、输入输出引脚、开销和功耗等。第50页/共76页项目经理的任务：完成项目计划；确定资源(项目组成员、设备和工具)；组织培训课程。该阶段输出：功能需求说明；顶层结构设计说明；初始的开发计划和资源需求。第51页/共76页这个阶段需要递交的文档：结构设计文档：
25、在这个文档中，设计者需要清楚地描述电路板、软件和ASIC的划分。通常ASIC作为系统中的一个重要部分，它的功能需要在顶层结构设计说明中详细的描述。ASIC开发计划：这个计划必须经过项目管理人员的验收通过。同时，还需要完成设计线路描述文档。这个文档要定义项目开发中所需要的工具、技术和方法。第52页/共76页在这个阶段，顶层结构将被合理划分成一些小的模块。各个设计模块之间需要认真细致的合理划分。确定功能，模块与模块之间的联系等。ASIC的层次化结构最好用图示方式表示，如果绘图工具使用合理，这些图可以直接用工具转成结构化的verilog或VHDL代码。3 模块级详细设计阶段模块级详细设计阶段第53页
26、/共76页本阶段的任务：将顶层架构分解成更小的模块；定义模块的功能和接口；回顾上一阶段完成的初始项目开发计划和顶层结构设计文档；风险分析(如果需要，对已有的计划结构进行修改以减少风险)；组织开发小组学习开发规范(代码编写风格，开发环境的目录结构）；检查芯片设计规则(晶片温度，封装，引脚，芯片供电等)；重新估计芯片的门数。第54页/共76页项目经理的任务：分析和管理开发风险；更新开发计划，分配工作；开始考虑芯片验证/确认；建立一个文档代码管理机制。本阶段输出：所有模块的设计文档；准确的项目开发计划。本阶段的风险：一些组员可能在设计时感到有些孤立无援；开发小组可能未理解项目的目标。第55页/共76
27、页在这个阶段，ASIC的生产商必须确定下来。项目管理者必须与ASIC生产商建立例会制度，在这些例会中需要讨论ASIC的结构和设计路线。因为ASIC生产商有他们的一套生产流程和他们自己的技术特点，设计也需要遵循他们的设计规则。在这些讨论中，特别要注意的就是生产商对于生产签字(尤其是在与新的生产商接触时)的要求和工具都有可能是不同于以往的。这个环节要是了解得不清楚，这对于以后的生产签字和芯片测试都会带来巨大冲击，轻则造成项目的延迟，重则投片失败。第56页/共76页本阶段任务：模块及设计、编码、测试和综合；芯片级的测试环境设计、编码和测试；给出一个更准确的芯片面积估计。项目管理者的任务：提供文档规范
28、和对设计文档验收；设立和讲解验收过程，确定哪些部分在什么时候需要验收；每周组织会议，了解进度，对发现的问题进行解决；4 4 模块实现阶段模块实现阶段第57页/共76页和生产厂商谈判进行初始版图设计的时间，需要提交的材料等以便于生产厂商尽早对设计如何布局布线有一个大致的了解，这样对于以后正式交付设计后生产厂商的工作顺利开展并缩短对方的设计时问有很大的帮助；验收测试例设计和分析测试覆盖率；开始安排资源准备项目原型化和硅片测试；准备好所有的第三方芯片的仿真模型。第58页/共76页本阶段输出：所有的模块设计、代码和模块织的测试；初始的模块级综合；最终决定的芯片引脚。该阶段风险分析：该阶段是最容易造成项
29、目延迟的阶段，所以必须坚持任务向前赶的原则，随时关心各个小组的进度，及时发现问题并安排解决资源，坚持按时验收；由于最终得到硅片的面积可能超过估计的最大值，因此需要考虑怎样修改设计缩小硅片面积。第59页/共76页模块设计可以划分为以下5个任务：细化设计说明；模块设计；编码；仿真；综合。第60页/共76页在这个阶段，需要开始计划硅片的测试。下面是一些重要的事项需要在这个阶段考虑和跟踪。(1)芯片引脚列表。引脚列表需要在最终的网表递交的前几个星期生成，并通过验收确定下来。引脚列表必须征得ASIC生产厂商、ASIC前端设计小组和印制电路板设计小组的同意。(2)封装。如果对于ASIC生产厂商来说，封装是
30、新的，则ASIC生产厂商必须重新设计封装。重新设计封装主要是设计晶片与引脚之间的连接印制电路板。封装的信号引脚数量、供电引脚数量和封装的方式等都必须确定下来。如果重新制作封装，项目管理者必须跟ASIC生产厂商确定封装重新设计的时间，以便于重新考虑项目的开发计划。第61页/共76页(3)样片和预生产量。ASIC生产厂商一般为客户提供一定数量的样片。样片一般可以有多种类型，它们的返回和递交时间都不一样。对于初始的测试，必须有足够的数量可以保证硅片和系统的测试能够快速、顺利地进行。通过和生产厂商的有效谈判，可以提高芯片预生产量，这样可以有效地提高产品的首批上市产量。第62页/共76页子系统仿真就是将
31、那些独立设计而在逻辑上关联比较紧密的模块集成在一起，组成一个小系统进行仿真。在有些小的设计中子系统仿真是没有必要的。但是有些大的系统，子系统仿真是非常有必要的。子系统仿真必须同时与模块级设计同时进行。5 5 子系统仿真阶段子系统仿真阶段 第63页/共76页该阶段的任务：撰写并验收测试列表文档；撰写测试伪代码，例如，CPU寄存器访问，测试环境配置等；运行仿真。该阶段输出：先成功地完成第一个子系统仿真；对第一个子系统的仿真结果进行验收；完成所有子系统模块仿真。该阶段的风险：测试小组和设计小组之间的交流不畅通会增加不必要的项目进度延缓，特别是会导致完成第个仿真例的时间拖延。第64页/共76页该阶段的
32、任务：撰写和验收系统测试例文档；编写测试伪代码，例如CPU寄存器访问，测试环境配置等；进行RTL级仿真和门级仿真；记录跟踪问题的解决过程，如可能，使用错误自动报告系统进行错误的反馈和修改；检查芯片设计是否满足设计规范；开始撰写芯片的使用指南；编写系统综合的脚本，对系统进行综合；根据芯片的特性，画出芯片内模块摆放的方法。6 系统仿真，综合和版图设计前门级仿真系统仿真，综合和版图设计前门级仿真阶段阶段第65页/共76页项目管理者的任务：密切注意仿真的进度并安排定期的短会讨论仿真进展；安排与ASIC生产厂商关于版图设计的会议。该阶段输出：成功地完成第一个系统测试例；验收过的系统仿真计划；所有的RTL
33、级仿真和门级仿真完成及测试报告；综合后的网表。该阶段的风险：是测试小组和设计小组之间的交流不通畅会延缓项目进度，特别是会导致第一个仿真实例的拖延。第66页/共76页本小节所描述的工作是由ASIC生产厂商完成的。ASIC生产厂商的任务：测试版和最终版网表的版图设计；检查网表和测试向量的错误；生成版图设计后的时间面积信息。ASIC生产厂商输出：布局布线完成后的时间面积信息；布局布线完成后的网表和标准时延文件；硅片制造的信息。7 后端版面设计阶段后端版面设计阶段第67页/共76页ASIC生产厂商将拿到的网表转换成一个物理的版图设计。这个过程要使用一些复杂的工具，风险主要是由设计的大小和系统速度需求决
34、定。设计越大，系统速度越快，风险就越大。如果ASIC设计跟生产厂商以前已经做过的完全不同，风险就会更大。这些不同包括：不同的工艺、逻辑门数量大、输入输出引脚数量大和使用非常可靠的逻辑单元等。第68页/共76页该阶段的任务：综合、测试电路插入和测试向量生成；生成一个版图设计文档；支持版图设计(平面图设计和检查时序等)；版图设计之后的重新综合(修理过载电路和时序)。项目管理者的任务：安排版图设计和综合会议并让版图设计和综合的工程师参与；检查版图设计的进度。8 版面设计后仿真综合阶段版面设计后仿真综合阶段第69页/共76页该阶段输出：最终版本的网表；测试向量；版面设计后仿真和静态时序分析结果。该阶段
35、的风险：输入输出引脚经常会发生错误，需要多次对其进行检查；版图设计会有许多问题(布线、时序等)，应尽早在测试版本的网表上进行版图设计；测试向量的生成会花费很长时间，也应尽早开始测试向量的生成；门级仿真中会出现不定态，影响仿真的继续，因此在早些时候的设计中需要强调所有的寄存器在复位以后是定态。第70页/共76页项目管理者的任务：检查签字文档；为了保证芯片的质量，从不同的部门获得签字同意。在完成版图设计之后的仿真和综合之后，网表被送去生产。生产签字文档将作为设计者和生产厂商之间的ASIC生产签字的根据。这个文档清楚地描述了网表的版本号、ASIC生产商所需要的测试向量、质量意向和商业上的问题等。签字
36、之前，ASIC生产厂商需要仔细检查设计者提供的网表文件、版图设计结果和测试向量。通常ASIC生产厂商要求测试向量在签字之前是经过仿真的，这是一个比较长的过程。9 9 该阶段输出芯片生产签字该阶段输出芯片生产签字第71页/共76页该阶段任务：撰写并验收评估测试列表所/计划划；撰写测试例；计划和实现测试自动操作；预定测试设备；设计或采购非标准的测试设备；在硅片制造完成租借测试设备；定义硅片评估的不同电压和温度(环境测试)；定义记录、分析和解决问题的方法。10 10 测试硅片准备阶段测试硅片准备阶段第72页/共76页该阶段输出：检查评估计划；硅片制造完成之前要准备好或租到测试设备；所有测试工作准备好
37、(硬件设备、软件和自动操作)；该阶段风险：准备硅片测试是一个耗时的任务，因此应该有一个适当的计划，并且尽早开始；如果在计划这个阶段的任务时ASIC的说明没有准备好或者不够准确，这样测试硅片准备工作就必须拖延。第73页/共76页该阶段的任务：测试芯片；用错误报告数据库跟踪测试中出现的错误；分析失败的测试例；对ASIC中出现的错误进行定位；针对ASIC中出现的错误，确定在网表中的改动；评估芯片的工作电压范围和温度范围(环境测试)；进行与其他已有产品的互通性测试。11 11 硅片测试阶段硅片测试阶段第74页/共76页该阶段输出：在一个实际的应用环境中对芯片进行全面测试；产生测试报告并对其验收。该阶段的风险：如果此时测试用的印制电路板没有到位会严重影响芯片的初始测试进度，延长测试时间；如果测试用的印制电路板出现问题，会造成测试不可靠，以至于对其进行修改。如果修改时间过长，同样会延长测试时间。第75页/共76页感谢您的观看！第76页/共76页