《实验三用状态机实现序列检测器的设计幻灯片.ppt》由会员分享，可在线阅读，更多相关《实验三用状态机实现序列检测器的设计幻灯片.ppt（42页珍藏版）》请在taowenge.com淘文阁网|工程机械CAD图纸|机械工程制图|CAD装配图下载|SolidWorks_CaTia_CAD_UG_PROE_设计图分享下载上搜索。
1、实验三用状态机实现序列检测器的设计第1页，共42页，编辑于2022年，星期五任务分析本次实验的核心是：应用有限状态机设计思路，检测输入的串行数据是否是”11100101”。根据DE2板的资源，拟用SW0-SW7作为系统输入（系统由此需要设计一个8bits并行数据转串行的模块）一个7段数码显示译码器作为检测结果的输出显示，如果串行序列为”11100101”，显示a，否则显示b（系统需要设计一个7段数码显示译码器模块）为了显示可控，清晰，拟用key0,key1实现时钟，复位信号的输入。第2页，共42页，编辑于2022年，星期五本实验由顶层文件、串行检测、并行数据转串行、数码管显示四个模块组成设计参
2、考顶层模块并转串模块串行检测模块数码管显示模块并行8bits数据clk串行数据4bits数据reset7bits数据第3页，共42页，编辑于2022年，星期五1、构建一个工程名为schk的工程第4页，共42页，编辑于2022年，星期五由File-New Project Wizard,弹出对话框，设置文件夹目录，Project名称。注意，1）不能将文件夹放置与软件安装目录下，应放在DATA盘上2）要求以自己的学号作为文件夹名3）项目名称为XULIEQI,与后续的顶层实体名相对应。第5页，共42页，编辑于2022年，星期五暂无文件添加，按next，继续第6页，共42页，编辑于2022年，星期五根据
3、DE2实验平台，选择FPGA目标器件为：Cyclone II 系列：EP2C35F672C6第7页，共42页，编辑于2022年，星期五仍然使用软件自带的综合仿真工具，所以按NEXT，继续第8页，共42页，编辑于2022年，星期五Project建立总结，按Finish完成第9页，共42页，编辑于2022年，星期五输入schk的Verilog文本第10页，共42页，编辑于2022年，星期五由File-New,得如下对话框，选择Verilog HDL File：第11页，共42页，编辑于2022年，星期五将设计的Verilog程序输入，并存盘名为schk.v第12页，共42页，编辑于2022年，星期
4、五由File-new，弹出对话框，选择other files-Vector Waveform File第13页，共42页，编辑于2022年，星期五将波形文件存盘为schk.vwf第14页，共42页，编辑于2022年，星期五设定schk.v是目前的顶层文件第15页，共42页，编辑于2022年，星期五由Processing-start-start annlysis&elaboration对程序进行初步的分析第16页，共42页，编辑于2022年，星期五双击波形文件下的空白区，得到如下对话框，点击Noder Finder第17页，共42页，编辑于2022年，星期五弹出下面的对话框，单击List，选中A
5、B、CLK、CLR、DIN、Q几个端口，单击_后，点击OK第18页，共42页，编辑于2022年，星期五由edit-end time，设定仿真终止时间为1us,选中CLK点击 设置周期是10ns，并对CLR,DIN作相应设置第19页，共42页，编辑于2022年，星期五由assigments-settings，对仿真工具设定为功能仿真，并将激励文件调入第20页，共42页，编辑于2022年，星期五由Processing-generate functional simulation netlist，提取功能仿真的网表由processing-start simulation 进行功能仿真，并对结果进行分
6、析。第21页，共42页，编辑于2022年，星期五时序仿真由assignments-settings,更改仿真器的设置为时序仿真：timing第22页，共42页，编辑于2022年，星期五由processing-start compile对设计进行全编译再由processing-start simulation 进行时序仿真，分析结果第23页，共42页，编辑于2022年，星期五2、仿照工程schk的设计方法，再分别设计xulie和decl7s两个verilogHDL模块，并分别进行功能仿真和时序仿真，对仿真结果进行分析。注：编写数码管显示程序（decl7s.v）来显示A或B状态。已知数码管为共阳级
7、连接。输入（输入（4bits）输出（输出（7bits）显示内容显示内容4b10107b 0001000a4b10117b 0000011b4b00007b10000000提示：可以在default分支选用显示“0”。第24页，共42页，编辑于2022年，星期五3、创建顶层文件：第25页，共42页，编辑于2022年，星期五输入XULIEQI的Verilog文本并保为XULIEQI.v第26页，共42页，编辑于2022年，星期五由File-new，弹出对话框，选择other files-Vector Waveform File第27页，共42页，编辑于2022年，星期五将波形文件存盘为XULIEQ
8、I.vwf第28页，共42页，编辑于2022年，星期五设定XULIEQI.v是目前的顶层文件第29页，共42页，编辑于2022年，星期五由Processing-start-start annlysis&elaboration对程序进行初步的分析第30页，共42页，编辑于2022年，星期五添加波形仿真端口第31页，共42页，编辑于2022年，星期五由edit-end time，设定仿真终止时间为1us,选中CLK点击 设置周期是10ns；选中din8，单击 如下图，设置Start value：11100101；Increment by：0设置好后确定。第32页，共42页，编辑于2022年，星期五
9、第33页，共42页，编辑于2022年，星期五由assigments-settings，对仿真工具设定为功能仿真，并将激励文件调入第34页，共42页，编辑于2022年，星期五由Processing-generate functional simulation netlist，提取功能仿真的网表由processing-start simulation 进行功能仿真，并对结果进行分析。第35页，共42页，编辑于2022年，星期五时序仿真由assignments-settings,更改仿真器的设置为时序仿真：timing由processing-start compile对设计进行全编译再由proces
10、sing-start simulation 进行时序仿真，分析结果第36页，共42页，编辑于2022年，星期五4、锁引脚1）根据DE2_pin_assignments文件内容、格式制作本设计引脚对应文件的引脚锁定文件：XUELIEQI.csv 2)由Assignments-Import Assignment，打开对话框，调入引脚对应文件XUELIEQI.csv即可。第37页，共42页，编辑于2022年，星期五引脚锁定说明输入信号：并行输入8bits信号，由拨动开关SW0SW7完成。时钟和复位信号分别由按键KEY0,KEY1输入输出信号：显示由数码管HEX0 显示实现。第38页，共42页，编辑于2022年，星期五第39页，共42页，编辑于2022年，星期五锁好引脚，进行全编译（compile），重新布局布线，时序仿真 引脚锁定，仿真结果核对无误后，准备下载第40页，共42页，编辑于2022年，星期五5、下载由tools-programmer,下载到FPGA第41页，共42页，编辑于2022年，星期五下载好后，将SW0-SW7 依次设为11100101，按下KEY1（reset）键，按KEY0键 8次，观察数码管的显示情况，是否达到设计要求。将SW0-SW7输入变化，按KEY0键，观察数码管的显示情况。第42页，共42页，编辑于2022年，星期五