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1、双稳态触发器和时序逻辑电路第1页，共76页，编辑于2022年，星期五数数字字电电路路组合逻辑电路组合逻辑电路时序逻辑电路时序逻辑电路由逻辑门组成由逻辑门组成由触发器组成由触发器组成输出信号随着输入输出信号随着输入信号消失信号消失输出信号没有消失。输出信号没有消失。具有记忆功能！具有记忆功能！返回第2页，共76页，编辑于2022年，星期五14.1 14.1 双稳态触发器双稳态触发器双稳态触发器的输出状态为双稳态触发器的输出状态为0 0或或1 1；输出状态不仅和现时的输入有关，还与输出状态不仅和现时的输入有关，还与原来的输出状态有关；原来的输出状态有关；双稳态触发器具有记忆功能。双稳态触发器具有记
2、忆功能。目前常用的有目前常用的有R-S触发器、触发器、D型触发器、型触发器、JK触发器等。触发器等。双稳态触发器的内部由逻辑门组成。双稳态触发器的内部由逻辑门组成。返回第3页，共76页，编辑于2022年，星期五14.1.1 R-S触发器 1.1.基本基本R-SR-S触发器触发器反馈线反馈线两个输入端两个输入端两个输出端，状态相反。两个输出端，状态相反。负负脉脉冲冲低电平低电平使触发使触发器输出器输出0 0或或1 1。第4页，共76页，编辑于2022年，星期五逻辑功能分析：逻辑功能分析：设原状态：设原状态：0 01 10 01 11 11 10 0输出仍保持：输出仍保持：0 0返回第5页，共76
3、页，编辑于2022年，星期五设原状态：设原状态：1 10 00 01 11 11 10 0输出变为：输出变为：RD=0,SD=1时时,不论原来状态如何，不论原来状态如何，Q=0。0 0返回第6页，共76页，编辑于2022年，星期五设原状态：设原状态：0 01 11 10 00 01 11 1输出变为：输出变为：0 0返回第7页，共76页，编辑于2022年，星期五设原状态：设原状态：1 10 01 10 00 01 11 1输出仍为：输出仍为：0 0RD=1,SD=0时时,不论原来状态如何，不论原来状态如何，Q=1。返回第8页，共76页，编辑于2022年，星期五设原状态：设原状态：0 01 11
4、 11 11 10 0输出仍为：输出仍为：1 10 00 0返回第9页，共76页，编辑于2022年，星期五设原状态：设原状态：1 10 01 11 10 01 1输出仍为：输出仍为：0 01 11 1RD=1,SD=1时时,Q 保持原来状态不变。保持原来状态不变。返回第10页，共76页，编辑于2022年，星期五设原状态：设原状态：0 01 10 00 01 1输出全为输出全为1，实际实际工作中这是不允工作中这是不允许出现的！因为，许出现的！因为，当当RD、SD的低电的低电平信号消失后，输平信号消失后，输出端的状态不能确出端的状态不能确定。定。1 1当当RD=SD=0同时变为同时变为1 1时，翻
5、转快的门输出变为时，翻转快的门输出变为0 0，另，另一个不翻转。例如，一个不翻转。例如，B门翻转快门翻转快.1 11 10 00 01 1返回第11页，共76页，编辑于2022年，星期五真值表真值表:1101010100不定不定同时变同时变1 1后输出后输出状态不能确定。状态不能确定。置置1 1端端置置0 0端端基本基本R-SR-S触发器是其它触发器组成的一部分，其作用触发器是其它触发器组成的一部分，其作用是预置其它触发器的初始状态。是预置其它触发器的初始状态。返回第12页，共76页，编辑于2022年，星期五2.2.可控可控RS触发器触发器由基本由基本R RS S触发器外加两个导引门和时钟脉冲
6、控制端触发器外加两个导引门和时钟脉冲控制端组成。组成。直接置直接置0 0端或置端或置1 1端端时钟脉冲控制端时钟脉冲控制端C=0C=0时，触发器状态时，触发器状态不变；不变；C=1C=1时，触发器状态时，触发器状态由输入信号决定。由输入信号决定。时钟脉冲的控制作用：时钟脉冲的控制作用：返回第13页，共76页，编辑于2022年，星期五逻辑功能分析：逻辑功能分析：设原状态：设原状态：C=0 时，触发器状态时，触发器状态不变。不变。1 11 10 01 1由置由置0端加负脉冲实现。端加负脉冲实现。1 1C=1 时，触发器状态由时，触发器状态由R和和S决定。决定。1 10 01 10 01 11 10
7、 0R=0,S=1时时,Q 1。0 0 1 1返回第14页，共76页，编辑于2022年，星期五设原状态：设原状态：0 01 11 11 10 01 10 01 11 10 0R=1,S=0时时,Q 0。1 1C=1 时，触发器状态时，触发器状态由由R和和S决定。决定。返回第15页，共76页，编辑于2022年，星期五设原状态：设原状态：0 01 11 10 00 01 11 11 10 0R=0,S=0时时,Q 0不变。不变。1 1C=1 时时1 10 00 0返回第16页，共76页，编辑于2022年，星期五C=1 时，时，R=0,S=0时时,Q 1不变。不变。1 10 01 10 00 01
8、11 11 11 10 01 10 0设原状态：设原状态：1 1R=0,S=0时时,不论原来状态如何，不论原来状态如何，Q 保持不变保持不变。返回第17页，共76页，编辑于2022年，星期五设原状态：设原状态：0 01 11 11 11 10 00 01 1R=1,S=1时时,Q 的状态的状态不定。不定。1 1C=1 时时1 1返回第18页，共76页，编辑于2022年，星期五真值表真值表:1100000111不定不定禁态，时钟脉冲消失后，禁态，时钟脉冲消失后，输出状态不能确定。输出状态不能确定。置置1 1端端置置0 0端端前沿触发前沿触发可控可控RS触发器虽然结构简单，但是组成计数器触发器虽然
9、结构简单，但是组成计数器时存在空翻，因此不常用。时存在空翻，因此不常用。返回第19页，共76页，编辑于2022年，星期五14.1.2 J-K触发器 主从型主从型J JK K触发器是由两个可控触发器是由两个可控R RS S触发器外加一个触发器外加一个非门组成。其中非门组成。其中F F1 1和和F F2 2为为RSRS触发器。触发器。主触发器主触发器从触发器从触发器时钟脉冲时钟脉冲反馈线反馈线返回第20页，共76页，编辑于2022年，星期五功能分析：功能分析：时钟没来之前，首先时钟没来之前，首先将触发器置将触发器置0，即，即C=0C=0时时,主触发器不工主触发器不工作，从触发器工作，作，从触发器工
10、作，接收信息。接收信息。0C=1C=1时，主触发器工作，时，主触发器工作，从触发器不工作；从触发器不工作；01001返回第21页，共76页，编辑于2022年，星期五（1 1）J=1,K=00当当C=1C=1时，主触发器时，主触发器工作，从触发器不工工作，从触发器不工作；作；1010001返回第22页，共76页，编辑于2022年，星期五（1 1）J=1,K=00101010当当C=0C=0时，主触发器不时，主触发器不工作，从触发器工作；工作，从触发器工作；接收信息。接收信息。011后沿后沿返回第23页，共76页，编辑于2022年，星期五（2 2）J=1,K=10当当C=1C=1时，主触发器工时，
11、主触发器工作，从触发器不工作；作，从触发器不工作；111000 1返回第24页，共76页，编辑于2022年，星期五（2 2）J=1,K=10111010当当C=0C=0时，主触发器时，主触发器不工作，从触发器工不工作，从触发器工作；接收信息。作；接收信息。011后沿后沿返回第25页，共76页，编辑于2022年，星期五（2 2）J=1,K=11当当C=1C=1时，主触发器工时，主触发器工作，从触发器不工作；作，从触发器不工作；1110110返回第26页，共76页，编辑于2022年，星期五（2 2）J=1,K=11111011 0当当C=0C=0时，主触发器不时，主触发器不工作，从触发器工作；工作
12、，从触发器工作；接收信息。接收信息。010由上分析可见：当由上分析可见：当J=1，K=1时，在时钟脉冲的后沿来到时，在时钟脉冲的后沿来到时，触发器翻转，原来是时，触发器翻转，原来是0 0就翻成就翻成1 1，原来是，原来是1 1就翻成就翻成0 0。返回第27页，共76页，编辑于2022年，星期五真值表真值表真值表和逻辑符号真值表和逻辑符号逻辑符号逻辑符号应用：应用：组成分频器、寄存器和计数器。组成分频器、寄存器和计数器。触发器触发器后沿翻转后沿翻转返回第28页，共76页，编辑于2022年，星期五CKJ【例【例14.114.1】已知已知J JK K触发器的输入波形如图所触发器的输入波形如图所示，试
13、画出示，试画出 的波形。的波形。返回第29页，共76页，编辑于2022年，星期五【例【例14.2】已知】已知JK触发器如图所示，试画出在触发器如图所示，试画出在 时钟脉冲的作用下，输出端时钟脉冲的作用下，输出端Q的波形。的波形。解解J-KJ-K触发器接成计数状态，组成触发器接成计数状态，组成2 2分频器。分频器。返回第30页，共76页，编辑于2022年，星期五14.1.3 D 触发器 为了解决空翻问题，由六个为了解决空翻问题，由六个与非门组成维持阻塞型与非门组成维持阻塞型D D触发触发器，逻辑电路如图所示。器，逻辑电路如图所示。&e&f&c&d&a&bDC逻辑符号逻辑符号触发器触发器前沿翻转前
14、沿翻转一个输入端一个输入端返回第31页，共76页，编辑于2022年，星期五其翻转过程请自行分析。其翻转过程请自行分析。真值表真值表D D触发器的输出状触发器的输出状态随着输入状态态随着输入状态变化。变化。返回第32页，共76页，编辑于2022年，星期五CD【例【例14.314.3】画出】画出D D触发器的输出波形。触发器的输出波形。返回第33页，共76页，编辑于2022年，星期五【例【例14.414.4】画出】画出D D触发器的输出波形。触发器的输出波形。解解第34页，共76页，编辑于2022年，星期五(74LS73)(74LS73)J-KJ-K触发器触发器的管脚图的管脚图(74LS74)(7
15、4LS74)D D触发器的触发器的管脚图管脚图返回第35页，共76页，编辑于2022年，星期五14.2 14.2 寄存器寄存器寄存器：数码寄存器和移位寄存器。寄存器：数码寄存器和移位寄存器。寄存器的组成：触发器及其附加逻辑门。寄存器的组成：触发器及其附加逻辑门。寄存数码的位数：寄存数码的位数：n n个触发器可以寄存个触发器可以寄存n n位数码。位数码。寄存数码的输入方式：并行输入与串行输入。寄存数码的输入方式：并行输入与串行输入。寄存数码的输出方式：并行输出与串行输出。寄存数码的输出方式：并行输出与串行输出。返回第36页，共76页，编辑于2022年，星期五返回14.2.1 数码寄存器 【例【例
16、14.514.5】四位数码寄存器】四位数码寄存器分析：分析：送入寄存数码送入寄存数码1 1 0 0 1 1 1 1清零清零0 0 0 00 0 0 0寄存数码寄存数码0 0 1 1 0 0 0 01 1 0 0 1 1 1 1取出数码取出数码1 1 0 0 1 1 1 1第37页，共76页，编辑于2022年，星期五返回14.2.2 移位寄存器 移位移位：来一个时钟脉冲，寄存器就寄存一位数码，：来一个时钟脉冲，寄存器就寄存一位数码，所存的数码在时钟脉冲的作用下，向左或向右移动。所存的数码在时钟脉冲的作用下，向左或向右移动。根据移位的方向，分成根据移位的方向，分成左移左移寄存器、寄存器、右移右移寄
17、存器和寄存器和双向移位双向移位寄存器。寄存器。寄存数码的输入、输出方式：寄存数码的输入、输出方式：1.1.串行输入、串行输出；串行输入、串行输出；2.2.串行输入、并行输出；串行输入、并行输出；3.3.并行输入、串行输出；并行输入、串行输出；4.4.并行输入、并行输出；并行输入、并行输出；第38页，共76页，编辑于2022年，星期五【例【例14.614.6】四位右移寄存器】四位右移寄存器数码右移一位数码右移一位清零清零右移控制端为右移控制端为高电平高电平 0 0 0 0 0 0 0 01 1C=1,C=1,送最低位送最低位1 11 10 00 0 0 00 0 1 1 0 0 0 0 0 0C
18、=2,C=2,送次低位送次低位1 11 11 11 11 11 1数码右移二位数码右移二位返回第39页，共76页，编辑于2022年，星期五工作原理分析：工作原理分析：C=3,C=3,送次高位送次高位0 0 0 0 0 0 0 0 0 01 11 10 00 0 0 00 0 1 1 0 0 0 0 0 01 11 11 11 11 1数码右移三位数码右移三位0 01 10 01 10 01 11 1C=4,C=4,送最高位送最高位1 11 11 10 01 11 11 10 01 11 1数码右移四位数码右移四位经经4 4个移位脉冲，个移位脉冲，数码数码10111011存入寄存入寄存器中。存器
19、中。若要串行取出若要串行取出10111011，需经，需经4 4个时钟脉冲，从个时钟脉冲，从最低位触发器的输出端取出。最低位触发器的输出端取出。返回第40页，共76页，编辑于2022年，星期五74LS17374LS173四位寄存器：并入、并出工作方式。四位寄存器：并入、并出工作方式。14.2.3 集成寄存器简介 送数控制端，送数控制端，低电平有效。低电平有效。取数控制端，取数控制端，低电平有效。低电平有效。清零端，清零端，高电平有效。高电平有效。寄存指令，寄存指令，高电平有效。高电平有效。返回第41页，共76页，编辑于2022年，星期五返回清零清零寄存数码过程：寄存数码过程：送数控制端置送数控制
20、端置0000接入时钟脉冲接入时钟脉冲加入寄存数码加入寄存数码 1 01 0 1 01 010101010数码被寄存数码被寄存取数控制端置取数控制端置0000取出取出10101010 1 01 0 1 01 0 1 01 0 1 01 0第42页，共76页，编辑于2022年，星期五返回14.3 14.3 计数器计数器计数器：计数器：累计输入脉冲的个数。可以进行加法计数、累计输入脉冲的个数。可以进行加法计数、减法计数及可逆计数。减法计数及可逆计数。工作方式：工作方式：二进制计数器；二进制计数器；计数器种类：计数器种类：N进制计数器。进制计数器。十进制计数器；十进制计数器；同步和异步。同步和异步。第
21、43页，共76页，编辑于2022年，星期五返回14.3.1 二进制加法计数器 异步：异步：时钟脉冲只加在最低位触发器的时钟脉冲端，时钟脉冲只加在最低位触发器的时钟脉冲端，相邻高位触发器的时钟脉冲由相邻低位触发器的输相邻高位触发器的时钟脉冲由相邻低位触发器的输出信号提供。因此各个触发器输出状态转换的时间出信号提供。因此各个触发器输出状态转换的时间不同，故被称为异步。不同，故被称为异步。【例【例14.714.7】三位二进制异步加法计数器】三位二进制异步加法计数器。1.1.异步二进制加法计数器异步二进制加法计数器。第44页，共76页，编辑于2022年，星期五返回分析步骤分析步骤:1.写出输入端的逻辑
22、表达式写出输入端的逻辑表达式J2=K2=1J1=K1=1J0=K0=1第45页，共76页，编辑于2022年，星期五返回 C0 0 001 1 1 1 20 1030 1 1451 0 1 671 1 1 82.列状态表列状态表1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 00 0 01 0 11 00 0第46页，共76页，编辑于2022年，星期五返回 C0 0 001 120 1030 1 1451 0 1 671 1 1 8 00
23、 0 01 0 11 00 0计数器输出波形：计数器输出波形：第47页，共76页，编辑于2022年，星期五返回同步：同步：时钟脉冲同时加在各个触发器的时钟脉冲端，时钟脉冲同时加在各个触发器的时钟脉冲端，因此各触发器输出状态转换的时间相同，故被称为同因此各触发器输出状态转换的时间相同，故被称为同步。步。【例【例14.814.8】三位二进制同步加法计数器。】三位二进制同步加法计数器。2.2.同步二进制加法计数器。同步二进制加法计数器。第48页，共76页，编辑于2022年，星期五返回分析步骤分析步骤:1.1.写出输入端的逻辑表达式写出输入端的逻辑表达式J2=K2=Q1 Q0J1=K1=Q0J0=K0
24、=1第49页，共76页，编辑于2022年，星期五返回 C0 0 000 0 0 0 1 1 11 0 0 0 0 1 1 1 1 20100 0 0 0 1 1 30 1 11 1 1 1 1 1 41 0 00 0 0 0 1 1 51 0 1 0 0 1 1 1 1 61 1 0 0 0 0 0 1 1 71 1 1 1 1 1 1 1 1 80 0 0 2.2.列状态表列状态表第50页，共76页，编辑于2022年，星期五返回14.3.2 N 进制计数器 N进制计数器：进制计数器：【例【例14.914.9】N进制计数器。进制计数器。第51页，共76页，编辑于2022年，星期五返回【例【例1
25、4.914.9】分析】分析N进制计数器的逻辑功能。进制计数器的逻辑功能。1.1.输入端的表达式输入端的表达式2.2.状态表状态表0123经过三个脉冲，计数器经过三个脉冲，计数器的状态就循环一次，其的状态就循环一次，其功能是三进制计数器功能是三进制计数器3.3.功能功能第52页，共76页，编辑于2022年，星期五返回【例【例14.1014.10】分析】分析N进制计数器的逻辑功能。进制计数器的逻辑功能。1.1.输入端的表达式输入端的表达式异步计数器异步计数器第53页，共76页，编辑于2022年，星期五返回2.2.状态表状态表 C0 0 001 1 0 1 100 1 1 1 0 1 210 01
26、1 0 1 30 11 1 1 1 41 00 1 1 1 1 1 1 1 1 1 1 1 0 1 50 0 0 1 03.3.功能功能 经过三个脉冲，计数器的状态就循环一经过三个脉冲，计数器的状态就循环一次，其功能是次，其功能是五进制五进制计数器计数器第54页，共76页，编辑于2022年，星期五返回14.3.3 集成计数器 1.CT4090(74LS90)集成计数器集成计数器 74LS90 内部含有两个独立的计数电路，一个是内部含有两个独立的计数电路，一个是二进二进制计数器制计数器(C0为时钟，为时钟，Q0为输出端为输出端)，另一个是五进制计，另一个是五进制计数器数器(C1为为时钟，时钟，Q
27、3Q2Q1为输出端为输出端)。内部逻辑电路内部逻辑电路第55页，共76页，编辑于2022年，星期五CT4090(74LS90)计数器是计数器是2510进制计数器。进制计数器。第56页，共76页，编辑于2022年，星期五返回置置9 9端，端，高电平有效。高电平有效。置置0 0端，端，高电平有效高电平有效。第57页，共76页，编辑于2022年，星期五返回【例【例14.1114.11】分析】分析N进制计数器的逻辑功能。进制计数器的逻辑功能。置置0 0端、置端、置9 9端接地，计数器处于计数状态。端接地，计数器处于计数状态。N1计数器接成十进制，从计数器接成十进制，从Q3Q2Q1Q0输出；每来一个输出
28、；每来一个时钟脉冲，计数器翻转一次。时钟脉冲，计数器翻转一次。N2计数器接成二进制，从计数器接成二进制，从Q02输出，每来十个时钟输出，每来十个时钟脉冲，计数器翻转一次。脉冲，计数器翻转一次。第58页，共76页，编辑于2022年，星期五返回2020进制计数器的波形：进制计数器的波形：第59页，共76页，编辑于2022年，星期五返回2.CT4093(74LS93)集成计数器集成计数器 74LS93内部含有两个独立的计数电路，一个是内部含有两个独立的计数电路，一个是二进制计数器二进制计数器(C0为时钟，为时钟，Q0为输出端为输出端)，另一个是八，另一个是八进制计数器进制计数器(C1为为时钟，时钟，
29、Q3Q2Q1为输出端为输出端)。第60页，共76页，编辑于2022年，星期五返回CT4093(74LS93)计数器是计数器是2816进制计数器。进制计数器。第61页，共76页，编辑于2022年，星期五返回置置0 0端，端，高电平有效。高电平有效。第62页，共76页，编辑于2022年，星期五返回【例【例14.1214.12】分析】分析N进制计数器的逻辑功能。进制计数器的逻辑功能。置置0 0端接地，计数器处于计数状态。端接地，计数器处于计数状态。N1计数器接成十六进制，从计数器接成十六进制，从Q3Q2Q1Q0输出；每来一输出；每来一个时钟脉冲，计数器翻转一次。个时钟脉冲，计数器翻转一次。N2计数器
30、接成二进制，从计数器接成二进制，从Q02输出，每来十六个时输出，每来十六个时钟脉冲，计数器翻转一次。钟脉冲，计数器翻转一次。第63页，共76页，编辑于2022年，星期五返回返回3.3.用反馈归零法组成其他进制计数器。用反馈归零法组成其他进制计数器。为了增加集成计数器的进制种类，可以采用反馈为了增加集成计数器的进制种类，可以采用反馈归零法得到二到十六进制之间的多种进制计数器。归零法得到二到十六进制之间的多种进制计数器。第64页，共76页，编辑于2022年，星期五返回反馈归零法：反馈归零法：将计数器的任意输出端和清零端连接在一起，当输出将计数器的任意输出端和清零端连接在一起，当输出端为高电平时，清
31、零端立刻清零，强迫计数器回零。端为高电平时，清零端立刻清零，强迫计数器回零。【例【例14.1314.13】分析】分析N进制计数器的逻辑功能。进制计数器的逻辑功能。解解 这是这是2-5-102-5-10进制计进制计数器，置数器，置9 9端接地，计数端接地，计数器处于计数状态。器处于计数状态。置置0 0端接到端接到 端，第端，第6 6个时个时钟脉冲来到时，计数器清零，钟脉冲来到时，计数器清零，故为故为六进制六进制计数器。计数器。Q2Q1第65页，共76页，编辑于2022年，星期五返回过渡状态过渡状态毛刺毛刺六六进制计数器进制计数器第66页，共76页，编辑于2022年，星期五返回【例【例14.141
32、4.14】分析】分析N进制计数器的逻辑功能。进制计数器的逻辑功能。解解 这是这是2-8-162-8-16进制计数器。进制计数器。置置0 0端接到端接到 端，第端，第1212个时钟脉冲来到个时钟脉冲来到时，计数器清零，故为时，计数器清零，故为1212进制进制计数器。计数器。Q3Q2第67页，共76页，编辑于2022年，星期五返回【例【例14.1514.15】分析】分析N进制计数器的逻辑功能。进制计数器的逻辑功能。解解 这是两片这是两片2-8-162-8-16进制计数器。进制计数器。N1计数器的置计数器的置0 0端接到端接到 端。端。Q3Q1N1计数器计数器接成十进制，从接成十进制，从Q3Q2Q1
33、Q0输出；每来一个输出；每来一个时钟脉冲，计数器翻转一次。时钟脉冲，计数器翻转一次。N2计数器接成八进制，从计数器接成八进制，从Q02输出，每来十个时钟输出，每来十个时钟脉冲，计数器翻转一次。脉冲，计数器翻转一次。第68页，共76页，编辑于2022年，星期五返回8080进制计数器。进制计数器。第69页，共76页，编辑于2022年，星期五返回4.CT4160(74LS160)集成计数器集成计数器CT4160(74LS160)CT4160(74LS160)是具有是具有预置数预置数功能的四位同步功能的四位同步十进制计数器。十进制计数器。CT4160(74LS160)CT4160(74LS160)内部
34、是由内部是由J-KJ-K触发器和附加门组触发器和附加门组成。成。管脚图与功能表管脚图与功能表第70页，共76页，编辑于2022年，星期五返回置数端，低电平有效。置数端，低电平有效。预置数输入端。预置数输入端。利用置数端构成利用置数端构成N进制计数器没有过渡状态，所以进制计数器没有过渡状态，所以CT4160CT4160在实际应用中广泛应用。在实际应用中广泛应用。计数控制端，高电平有效。计数控制端，高电平有效。第71页，共76页，编辑于2022年，星期五返回【例【例14.1614.16】试分析用】试分析用CT4160CT4160计数器组成的计数器组成的N进制进制计数器。计数器。此计数器为六进制计数
35、器。此计数器为六进制计数器。第72页，共76页，编辑于2022年，星期五返回5.CT4161(74LS161)集成计数器集成计数器CT4161(74LS161)CT4161(74LS161)是具有是具有预置数功能预置数功能的四位同步的四位同步十六进制计数器。十六进制计数器。CT4161(74LS161)CT4161(74LS161)内部是由内部是由J-KJ-K触发器和附加门组成。触发器和附加门组成。管脚图与功能表与管脚图与功能表与CT4160CT4160相同。相同。第73页，共76页，编辑于2022年，星期五返回返回【例【例14.1714.17】试分析用】试分析用CT4161CT4161计数器组成的计数器组成的N进制进制计数器。计数器。此计数器为十二进制计数器。此计数器为十二进制计数器。第74页，共76页，编辑于2022年，星期五返回【例【例14.1814.18】试分析译码显示电路的工作原理。】试分析译码显示电路的工作原理。预置数为预置数为00000000反馈归零反馈归零输出十进制输出十进制低电平输出的译码器低电平输出的译码器共阳极数码管共阳极数码管显示显示0-90-9第75页，共76页，编辑于2022年，星期五返回 第14章结 束第76页，共76页，编辑于2022年，星期五