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1、关于常用组合逻辑部第1页，讲稿共89张，创作于星期日第第第第5 5章章章章 常用组合逻辑部件常用组合逻辑部件常用组合逻辑部件常用组合逻辑部件5.1 5.1 加法器加法器加法器加法器5.2 5.2 数值比较器数值比较器数值比较器数值比较器5.3 5.3 编码器编码器编码器编码器5.4 5.4 译码器译码器译码器译码器5.5 5.5 数据选择器数据选择器数据选择器数据选择器5.6 5.6 数据分配器数据分配器数据分配器数据分配器退出退出退出退出第2页，讲稿共89张，创作于星期日5.1 5.1 加法器加法器加法器加法器第3页，讲稿共89张，创作于星期日1、半加器、半加器5.1.1 半加器和全加器半加
2、器和全加器能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。加数本位的和向高位的进位第4页，讲稿共89张，创作于星期日2、全加器、全加器能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。Ai、Bi：加数，Ci-1：低位来的进位，Si：本位的和，Ci：向高位的进位。第5页，讲稿共89张，创作于星期日全加器的逻辑图和逻辑符号全加器的逻辑图和逻辑符号第6页，讲稿共89张，创作于星期日 用与门和或门实现用与门和或门实现第7页，讲稿共89张，创作于星期日 用与或非门实现用与或非门实现先求Si和Ci。为此，合并值为0的最小项。再取
3、反，得：第8页，讲稿共89张，创作于星期日第9页，讲稿共89张，创作于星期日实现多位二进制数相加的电路称为加法器。1、串行进位加法器、串行进位加法器5.1.2 加法器加法器构成构成构成构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。特点特点特点特点：进位信号是由低位向高位逐级传递的，速度不高。第10页，讲稿共89张，创作于星期日2、并行进位加法器（超前进位加法器）、并行进位加法器（超前进位加法器）进位生成项进位生成项进位传递条件进位传递条件进位表达式进位表达式和表达式和表达式4位超前进位加位超前进位加法器递推公式法器递推公式第11页，讲稿共89张，创作于星期日
4、超前进位发生器超前进位发生器超前进位发生器超前进位发生器第12页，讲稿共89张，创作于星期日加法器的级连加法器的级连集集成成二二进进制制4位位超超前前进进位位加加法法器器第13页，讲稿共89张，创作于星期日5.1.3 加法器的应用加法器的应用1、8421 BCD码转换为余码转换为余3码码BCD码码+0011=余余3码码2、二进制并行加法、二进制并行加法/减法器减法器C0-10时，时，B 0=B，电路，电路执行执行A+B运算；当运算；当C0-11时，时，B 1=B，电路执行，电路执行AB=A+B运算。运算。第14页，讲稿共89张，创作于星期日3、二、二-十进制加法器十进制加法器修正条件修正条件第
5、15页，讲稿共89张，创作于星期日5.2 5.2 数值比较器数值比较器数值比较器数值比较器第16页，讲稿共89张，创作于星期日用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。5.2.1 1位数值比较器位数值比较器设AB时L11；AB时L21；AB时L31。得1位数值比较器的真值表。第17页，讲稿共89张，创作于星期日逻逻辑辑表表达达式式逻逻辑辑图图第18页，讲稿共89张，创作于星期日5.2.2 4位数值比较器位数值比较器第19页，讲稿共89张，创作于星期日真值表中的输入变量包括A3与B3、A2与B2、A1与B1、A0与B0和A与B的比较结果，AB、AB、AB必须预先预置为0
6、，最低4位的级联输入端AB和A=B 必须预先预置为0、1。第23页，讲稿共89张，创作于星期日并联扩展并联扩展第24页，讲稿共89张，创作于星期日5.3 5.3 编码器编码器编码器编码器第25页，讲稿共89张，创作于星期日实现编码操作的电路称为编码器。5.3.1 二进制编码器二进制编码器1、3位二进制编码器位二进制编码器输输入入8个个互互斥斥的的信信号号输输出出3位位二二进进制制代代码码真真值值表表第26页，讲稿共89张，创作于星期日逻逻辑辑表表达达式式逻辑图逻辑图第27页，讲稿共89张，创作于星期日2、3位二进制优先编码器位二进制优先编码器在优先编码器中优先级别高的信号排斥级别低的，即具有单
7、方面排斥的特性。设I7的优先级别最高，I6次之，依此类推，I0最低。真真值值表表第28页，讲稿共89张，创作于星期日逻辑表达式逻辑表达式第29页，讲稿共89张，创作于星期日逻辑图逻辑图8线线-3线线优优先先编编码码器器如果要求输出、输入均为反变量，则只要在图中的每一个输出端和输入端都加上反相器就可以了。第30页，讲稿共89张，创作于星期日3、集成、集成3位二进制优先编码器位二进制优先编码器ST为使能输入端，低电平有效。YS为使能输出端，通常接至低位芯片的端。YS和ST配合可以实现多级编码器之间的优先级别的控制。YEX为扩展输出端，是控制标志。YEX 0表示是编码输出；YEX 1表示不是编码输出
8、。集成集成3 3位二进制优先编码器位二进制优先编码器74LS14874LS148第31页，讲稿共89张，创作于星期日集成集成3 3位二进制优先编码器位二进制优先编码器74LS14874LS148的真值表的真值表输输入入：逻辑：逻辑0(0(低电平）有效低电平）有效输输出出：逻辑：逻辑0(0(低电平）有效低电平）有效第32页，讲稿共89张，创作于星期日集成集成3 3位二进制优先编码器位二进制优先编码器74LS14874LS148的级联的级联16线线-4线优先编码器线优先编码器第33页，讲稿共89张，创作于星期日5.3.2 二二-十进制编码器十进制编码器1、8421 BCD码编码器码编码器输输入入1
9、0个个互互斥斥的的数数码码输输出出4位位二二进进制制代代码码真真值值表表第34页，讲稿共89张，创作于星期日逻辑表达式逻辑表达式逻辑图逻辑图第35页，讲稿共89张，创作于星期日2、8421 BCD码优先编码器码优先编码器真值表真值表第36页，讲稿共89张，创作于星期日逻辑表达式逻辑表达式第37页，讲稿共89张，创作于星期日逻辑图逻辑图第38页，讲稿共89张，创作于星期日3、集成、集成10线线-4线优先编码器线优先编码器第39页，讲稿共89张，创作于星期日5.4 译码器译码器第40页，讲稿共89张，创作于星期日把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。5.4.1
10、二进制译码器二进制译码器设二进制译码器的输入端为n个，则输出端为2n个，且对应于输入代码的每一种状态，2n个输出中只有一个为1（或为0），其余全为0（或为1）。二进制译码器可以译出输入变量的全部状态，故又称为变量译码器。第41页，讲稿共89张，创作于星期日1、3位二进制译码器位二进制译码器真值表真值表输输入入：3位二进制代码输位二进制代码输出出：8个互斥的信号个互斥的信号第42页，讲稿共89张，创作于星期日逻辑表达式逻辑表达式逻辑图逻辑图电路特点电路特点：与门组成的阵列：与门组成的阵列第43页，讲稿共89张，创作于星期日2、集成二进制译码器、集成二进制译码器74LS138A2、A1、A0为二进
11、制译码输入端，为译码输出端（低电平有效），G1、为选通控制端。当G11、时，译码器处于工作状态；当G10、时，译码器处于禁止状态。第44页，讲稿共89张，创作于星期日真值表真值表输输入入：自然二进制码：自然二进制码输输出出：低电平有效：低电平有效第45页，讲稿共89张，创作于星期日3、74LS138的级联的级联第46页，讲稿共89张，创作于星期日二-十进制译码器的输入是十进制数的4位二进制编码（BCD码），分别用A3、A2、A1、A0表示；输出的是与10个十进制数字相对应的10个信号，用Y9Y0表示。由于二-十进制译码器有4根输入线，10根输出线，所以又称为4线-10线译码器。5.4.2 二二
12、-十进制译码器十进制译码器1、8421 BCD码译码器码译码器把二-十进制代码翻译成10个十进制数字信号的电路，称为二-十进制译码器。第47页，讲稿共89张，创作于星期日真值表真值表第48页，讲稿共89张，创作于星期日逻辑表达式逻辑表达式逻辑图逻辑图第49页，讲稿共89张，创作于星期日将与门换成与非门，则输出为反变量，即为低电平有效。第50页，讲稿共89张，创作于星期日、集成、集成8421 BCD码译码译码器码器74LS42第51页，讲稿共89张，创作于星期日5.4.3 显示译码器显示译码器1、数码显示器、数码显示器用来驱动各种显示器件，从而将用二进制代码表示的数字、文字、符号翻译成人们习惯的
13、形式直观地显示出来的电路，称为显示译码器。第52页，讲稿共89张，创作于星期日第53页，讲稿共89张，创作于星期日b=c=f=g=1，a=d=e=0时时c=d=e=f=g=1，a=b=0时时共阴极共阴极第54页，讲稿共89张，创作于星期日2、显示译码器、显示译码器真值表仅适用于共阴极真值表仅适用于共阴极LED真值表真值表第55页，讲稿共89张，创作于星期日a的卡诺图的卡诺图第56页，讲稿共89张，创作于星期日b的卡诺图的卡诺图c的卡诺图的卡诺图第57页，讲稿共89张，创作于星期日d的卡诺图的卡诺图e的卡诺图的卡诺图第58页，讲稿共89张，创作于星期日f的卡诺图的卡诺图g的卡诺图的卡诺图第59页
14、，讲稿共89张，创作于星期日逻辑表达式逻辑表达式第60页，讲稿共89张，创作于星期日逻辑图逻辑图第61页，讲稿共89张，创作于星期日2、集成显示译码器、集成显示译码器74LS48引脚排列图引脚排列图第62页，讲稿共89张，创作于星期日功功能能表表第63页，讲稿共89张，创作于星期日辅助端功能辅助端功能第64页，讲稿共89张，创作于星期日5.4.4 译码器的应用译码器的应用1、用二进制译码器实现逻辑函数、用二进制译码器实现逻辑函数画出用二进制译码器和与非门实现这些函数的接线图。画出用二进制译码器和与非门实现这些函数的接线图。写出函数的标准与或表达式，并变换为与非写出函数的标准与或表达式，并变换为
15、与非-与非形式。与非形式。第65页，讲稿共89张，创作于星期日2、用二进制译码器实现码制变换、用二进制译码器实现码制变换十十进进制制码码8421码码第66页，讲稿共89张，创作于星期日十十进进制制码码余余3码码第67页，讲稿共89张，创作于星期日十十进进制制码码2421码码第68页，讲稿共89张，创作于星期日3、数码显示电路的动态灭零、数码显示电路的动态灭零第69页，讲稿共89张，创作于星期日5.5 5.5 数据选择器数据选择器数据选择器数据选择器第70页，讲稿共89张，创作于星期日5.5.1 4选选1数据选择器数据选择器真值表真值表逻辑表达式逻辑表达式地地址址变变量量输输入入数数据据由地址码
16、决定从路输入中选择哪路输出。第71页，讲稿共89张，创作于星期日逻辑图逻辑图第72页，讲稿共89张，创作于星期日5.5.2 集成数据选择器集成数据选择器集成双集成双4选选1数据选择器数据选择器74LS153选通控制端选通控制端S为低电平有效，即为低电平有效，即S=0时芯片被选时芯片被选中，处于工作状态；中，处于工作状态；S=1时芯片被禁止，时芯片被禁止，Y0。第73页，讲稿共89张，创作于星期日集成集成8选选1数数据选择器据选择器74LS151第74页，讲稿共89张，创作于星期日74LS151的的真真值值表表第75页，讲稿共89张，创作于星期日数据选择器的扩展数据选择器的扩展第76页，讲稿共8
17、9张，创作于星期日5.5.3 用数据选择器实现逻辑函数用数据选择器实现逻辑函数基本原理基本原理数据选择器的主要特点：（1）具有标准与或表达式的形式。即：（2）提供了地址变量的全部最小项。（3）一般情况下，Di可以当作一个变量处理。因为任何组合逻辑函数总可以用最小项之和的标准形式构成。所以，利用数据选择器的输入Di来选择地址变量组成的最小项mi，可以实现任何所需的组合逻辑函数。第77页，讲稿共89张，创作于星期日基本步骤基本步骤确定数据选择器确定数据选择器确定地址变量确定地址变量 2 1 n个地址变量的数据选择器，不需要增加门电路，最多可实现n1个变量的函数。3个变量，选用4选1数据选择器。A1
18、=A、A0=B逻辑函数逻辑函数 1 选用选用74LS153 2 74LS153有两个地址变量。第78页，讲稿共89张，创作于星期日求求Di 3 （1）公式法）公式法函数的标准与或表达式：4选1数据选择器输出信号的表达式：比较L和Y，得：3 第79页，讲稿共89张，创作于星期日画连线图画连线图 4 4 第80页，讲稿共89张，创作于星期日求求Di的的方法方法（2）真值表法）真值表法C=1时时L=1，故，故D0=CL=0，故，故D2=0L=1，故，故D3=1C=0时时L=1，故，故D1=C第81页，讲稿共89张，创作于星期日求求Di的的方法方法（3）图形法）图形法D0D1D3D2第82页，讲稿共8
19、9张，创作于星期日用数据选择器实现函数：例例选用8选1数据选择器74LS151设A2=A、A1=B、A0=C求DiD0=DD2=1D6=1D4=DD1=DD3=0D7=0D5=1第83页，讲稿共89张，创作于星期日画连线图第84页，讲稿共89张，创作于星期日5.6 5.6 数据分配器数据分配器数据分配器数据分配器第85页，讲稿共89张，创作于星期日5.6.1 1路路-4路数据分配器路数据分配器由地址码决定将输入数据送给哪路输出。真值表真值表逻辑表达式逻辑表达式地地址址变变量量输输入入数数据据第86页，讲稿共89张，创作于星期日逻辑图逻辑图第87页，讲稿共89张，创作于星期日5.6.集成数据分配器及其应用集成数据分配器及其应用集成数据分配器集成数据分配器把二进制译码器的使能端作为数据输入端，二进制代码输入端作为地址码输入端，则带使能端的二进制译码器就是数据分配器。由由74LS138构成的构成的1路路-8路数据分配器路数据分配器数据输入端数据输入端G1=1G2A=0地址输入端地址输入端第88页，讲稿共89张，创作于星期日感感谢谢大大家家观观看看第89页，讲稿共89张，创作于星期日