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1、OUTLINE Cadence 系统概述版图设计工具Virtuoso LE版图验证工具Diva版图验证工具Dracula第1页/共116页第一页，编辑于星期日：七点 三十五分。Cadence系统概述 Cadence 概述设计流程系统组织结构系统启动帮助系统第2页/共116页第二页，编辑于星期日：七点 三十五分。Cadence概述 为什么要学习Cadence工具第3页/共116页第三页，编辑于星期日：七点 三十五分。Cadence概述v集成电路发展趋势第4页/共116页第四页，编辑于星期日：七点 三十五分。Cadence概述市场需求以及工艺技术的发展使得设计 复杂度提高，为满足这样的需求，我们
2、必须掌握最强大的 EDA 工具 第5页/共116页第五页，编辑于星期日：七点 三十五分。Cadence概述VHDLVHDL仿真仿真仿真仿真行为综合行为综合行为综合行为综合逻辑综合逻辑综合逻辑综合逻辑综合可测性设计可测性设计可测性设计可测性设计低功耗设计低功耗设计低功耗设计低功耗设计布局布线布局布线布局布线布局布线后仿真后仿真后仿真后仿真SynopsysSynopsysAltaAltaEpicEpicSynopsysSynopsysIKOSIKOSCadenceCadenceCompassCompassSynopsysSynopsysVantageVantageIKOSIKOSVantageVa
3、ntageCadenceCadenceSynopsysSynopsysSynopsysSynopsysCompassCompassMentor GraphicsMentor GraphicsCadenceCadenceAvant!Avant!Mentor GraphicsMentor GraphicsSunriseSunriseSynopsysSynopsysCompassCompass第6页/共116页第六页，编辑于星期日：七点 三十五分。Cadence概述v全球最大的 EDA 公司v提供系统级至版图级的全线解决方案v系统庞杂，工具众多，不易入手v除综合外，在系统设计，在前端设计输入和仿真，
4、自动布局布线，版图设计和验证等领域居行业领先地位v具有广泛的应用支持v电子设计工程师必须掌握的工具之一第7页/共116页第七页，编辑于星期日：七点 三十五分。Cadence概述vSystem-Level DesignvFunction VerificationvEmulation and AccelerationvSynthesis/Place-and-RoutevAnalog,RF,and Mixed-Signal DesignvPhysical Verification and AnalysisvIC PackagingvPCB Design第8页/共116页第八页，编辑于星期日：七点 三
5、十五分。集成电路设计流程 客户客户客户客户功能定义功能定义功能定义功能定义电路生成电路生成电路生成电路生成功能验证功能验证功能验证功能验证测试生成测试生成测试生成测试生成布局布线布局布线布局布线布局布线后仿真后仿真后仿真后仿真算法设计算法设计算法设计算法设计逻辑综合逻辑综合逻辑综合逻辑综合可测性设计可测性设计可测性设计可测性设计低功耗设计低功耗设计低功耗设计低功耗设计版图验证版图验证版图验证版图验证设计规则检查设计规则检查设计规则检查设计规则检查互连参数提取互连参数提取互连参数提取互连参数提取第9页/共116页第九页，编辑于星期日：七点 三十五分。CELL设计流程 创建工艺文件版图单元验证版图
6、反标注打印输出生成抽象生成参数化单元生成复杂阵列符号生成模拟单元转换第10页/共116页第十页，编辑于星期日：七点 三十五分。系统组织结构v大多数 Cadence 工具使用同样的库模型，库结构按目录结构组织数据，这利于不同工具之间的数据交互和一致操作。物理组织逻辑组织目录库子目录单元子目录视图第11页/共116页第十一页，编辑于星期日：七点 三十五分。系统组织结构 第12页/共116页第十二页，编辑于星期日：七点 三十五分。系统组织结构vDDMS（Design Data Management System）DDMS物理路径Path/lib/cell_1/layout_3.0逻辑名称cell_1
7、 layout 3.0Library.lib 第13页/共116页第十三页，编辑于星期日：七点 三十五分。系统统组织结构vExamplevendlibdffmux2gatesbodyVhdl.vhd/usr/proj/vendlib/usr/proj/vendlib/dff/usr/proj/vendlib/mux2/usr/proj/vendlib/mux2/gates/usr/proj/vendlib/mux2/body第14页/共116页第十四页，编辑于星期日：七点 三十五分。系统组织结构vTermsandDefinitions库（library）：特定工艺相关的单元集合单元（cell）
8、：构成系统或芯片模块的设计对象视图（view）：单元的一种预定义类型的表示CIW：命令解释窗口属性（attributes）：预定义的名称-值对的集合搜索路径（search path）：指向当前工作目录和 工作库的指针第15页/共116页第十五页，编辑于星期日：七点 三十五分。系统启动v环境设置1.cshrc 文件设置 .cshrc文件中指定 Cadence 软件和 licence 文件所在的路径 2.cdsenv 文件设置 .cdsenv 文件包含了 Cadence 软件的一些初始设置，该文件用 SKILL 语言写，Cadence 可直接执行3.cdsinit 文件设置4 cds.lib 文件
9、设置第16页/共116页第十六页，编辑于星期日：七点 三十五分。系统启动5 工艺文件（technology file)技术文件包含了设计必需的很多信息，对设计，尤其是版图设计很重要。它包含层的定义，符号化器件定义，几何、物理、电学设计规则，以及一些针对特定 Cadence 工具的规则定义，如自动布局布线的规则，版图转换成 GDSII 时所使用层号的定义。6 显示文件（display.drf）第17页/共116页第十七页，编辑于星期日：七点 三十五分。系统启动v系统启动1 前端启动命令命令规模功能icdes基本数字模拟设计输入icdssicde 加数字设计环境icmsm前端模拟、混合、微波设计i
10、ccaxl前端设计加布局规划第18页/共116页第十八页，编辑于星期日：七点 三十五分。系统启动2 版图工具启动命令命令规模功能layouts基本版图设计（具有交互 DRC 功能）layoutPlusm基本版图设计（具有自动化设计工具和交互验证工具）第19页/共116页第十九页，编辑于星期日：七点 三十五分。系统启动3 系统级启动命令命令规模功能swbsPcb 设计msfbl混合型号IC设计icfbxl前端到后端大多数工具第20页/共116页第二十页，编辑于星期日：七点 三十五分。系统启动 第21页/共116页第二十一页，编辑于星期日：七点 三十五分。系统启动 Command Interpre
11、ter Window（CIW）Log 文件菜单栏窗口号输出域命令提示行输入域鼠标按钮提示第22页/共116页第二十二页，编辑于星期日：七点 三十五分。帮助系统v两种方式寻求帮助1 openbook 在UNIX提示符下输入命令 openbook:host openbook&2 工具在线帮助 每个工具右上角的“help”菜单 第23页/共116页第二十三页，编辑于星期日：七点 三十五分。OUTLINE Cadence 系统概述版图设计工具Virtuoso LE版图验证工具Diva版图验证工具Dracula第24页/共116页第二十四页，编辑于星期日：七点 三十五分。版图设计工具VirtuosoLE
12、vVirtuoso Layout Editor版图编辑大师 Cadence最精华的部分在哪里Virtuoso Layout Editor界面漂亮友好功能强大完备操作方便高效第25页/共116页第二十五页，编辑于星期日：七点 三十五分。版图设计工具VirtuosoLEv目标理解 Layout Editor 环境学会如何使用 Layout Editor学会运行交互 DRC&LVS学会将设计转为Stream format学会定制版图编辑环境第26页/共116页第二十六页，编辑于星期日：七点 三十五分。版图设计工具VirtuosoLEv单元设计具体流程第27页/共116页第二十七页，编辑于星期日：七点
13、 三十五分。VirtuosoLE使用介绍第一步：建库执行：CIWToolsLibraryManagerLMFileNewLibrary 第28页/共116页第二十八页，编辑于星期日：七点 三十五分。VirtuosoLE使用介绍第二步：指定工艺文件第29页/共116页第二十九页，编辑于星期日：七点 三十五分。VirtuosoLE使用介绍第三步：建立版图单元执行：LMFileNewCellView 第30页/共116页第三十页，编辑于星期日：七点 三十五分。VirtuosoLE使用介绍第四步：打开版图单元执行：CIWFileOpen 选择库选择视图选择单元第31页/共116页第三十一页，编辑于星期
14、日：七点 三十五分。版图设计工具VirtuosoLEv版图编辑环境第32页/共116页第三十二页，编辑于星期日：七点 三十五分。版图设计工具VirtuosoLEvVirtuoso Layout Editing第33页/共116页第三十三页，编辑于星期日：七点 三十五分。版图设计工具VirtuosoLEvLSW-层选择窗口第34页/共116页第三十四页，编辑于星期日：七点 三十五分。版图设计工具VirtuosoLEq设置有效 Drawing 层 执行：LSWEditSetValidLayers 第35页/共116页第三十五页，编辑于星期日：七点 三十五分。版图设计工具VirtuosoLEqDis
15、play Resource Editor第36页/共116页第三十六页，编辑于星期日：七点 三十五分。版图设计工具VirtuosoLEqLayers and display.drf第37页/共116页第三十七页，编辑于星期日：七点 三十五分。版图设计工具VirtuosoLEqSet Display Options第38页/共116页第三十八页，编辑于星期日：七点 三十五分。版图设计工具VirtuosoLEqSet Editor Options第39页/共116页第三十九页，编辑于星期日：七点 三十五分。版图设计工具VirtuosoLEq鼠标用法第40页/共116页第四十页，编辑于星期日：七点
16、三十五分。版图设计工具VirtuosoLEq工艺文件流图第41页/共116页第四十一页，编辑于星期日：七点 三十五分。版图设计工具VirtuosoLEvTechnology File 命令第42页/共116页第四十二页，编辑于星期日：七点 三十五分。版图设计工具VirtuosoLEv主要编辑命令qUndo取消qRedo恢复qMove移动qCopy复制qStretch拉伸qDelete删除qMerge合并qSearch搜索编辑命令非常友好，先点击命令，然后对目标图形进行操作第43页/共116页第四十三页，编辑于星期日：七点 三十五分。版图设计工具VirtuosoLEv主要创建命令qRectang
17、le矩形qPolygon多边形qPath互联qLabel标签qInstance例元qContact通孔现在LSW中选中层，然后点击创建命令，在画相应图形第44页/共116页第四十四页，编辑于星期日：七点 三十五分。绘制反相器版图vINV Example 首先回顾一下CMOS反相器制作流程：Stage 1:N wellP well第45页/共116页第四十五页，编辑于星期日：七点 三十五分。绘制反相器版图Stage 2:P diffusionN diffusion第46页/共116页第四十六页，编辑于星期日：七点 三十五分。绘制反相器版图Stage 3:Poly gate第47页/共116页第四
18、十七页，编辑于星期日：七点 三十五分。绘制反相器版图Stage 4:P+implantN+implant 第48页/共116页第四十八页，编辑于星期日：七点 三十五分。绘制反相器版图Stage 5:contact第49页/共116页第四十九页，编辑于星期日：七点 三十五分。绘制反相器版图Stage 6:Metal 1第50页/共116页第五十页，编辑于星期日：七点 三十五分。绘制反相器版图Stage 7:via第51页/共116页第五十一页，编辑于星期日：七点 三十五分。绘制反相器版图Stage 8:Metal 2第52页/共116页第五十二页，编辑于星期日：七点 三十五分。绘制反相器版图 版
19、图编辑工具使用器件加工工艺流程OK！第53页/共116页第五十三页，编辑于星期日：七点 三十五分。绘制反相器版图1第54页/共116页第五十四页，编辑于星期日：七点 三十五分。绘制反相器版图2第55页/共116页第五十五页，编辑于星期日：七点 三十五分。绘制反相器版图3第56页/共116页第五十六页，编辑于星期日：七点 三十五分。绘制反相器版图4第57页/共116页第五十七页，编辑于星期日：七点 三十五分。绘制反相器版图5第58页/共116页第五十八页，编辑于星期日：七点 三十五分。绘制反相器版图6第59页/共116页第五十九页，编辑于星期日：七点 三十五分。绘制反相器版图7第60页/共116
20、页第六十页，编辑于星期日：七点 三十五分。绘制反相器版图8第61页/共116页第六十一页，编辑于星期日：七点 三十五分。绘制反相器版图9第62页/共116页第六十二页，编辑于星期日：七点 三十五分。VirtuosoLayoutEditor 现在，您已经掌握版图编辑大师的基本操作，通过上机实验巩固和提高！第63页/共116页第六十三页，编辑于星期日：七点 三十五分。Cadence设计系统介绍清华大学微电子所第64页/共116页第六十四页，编辑于星期日：七点 三十五分。OUTLINE Cadence 系统概述版图设计工具Virtuoso LE版图验证工具Diva版图验证工具Dracula第65页/
21、共116页第六十五页，编辑于星期日：七点 三十五分。设计流程 第66页/共116页第六十六页，编辑于星期日：七点 三十五分。版图验证版图验证的必要性？确保版图绘制满足设计规则确保版图与实际电路图一致确保版图没有违反电气规则可供参数提取以便进行后模拟第67页/共116页第六十七页，编辑于星期日：七点 三十五分。版图验证vIC 后端流程图:第68页/共116页第六十八页，编辑于星期日：七点 三十五分。Cadence版图验证工具q Diva Diva 是 Cadence 的版图编辑大师Virtuoso集成的交互式版图验证工具，具有使用方便、操作快捷的特点，非常适合中小规模单元的版图验证。q Drac
22、ula Dracula（吸血鬼）是 Cadence 的一个独立的版图验证工具，按批处理方式工作，功能十分强大，目前是完整芯片验证的标准。第69页/共116页第六十九页，编辑于星期日：七点 三十五分。版图验证工具DIVAv Diva Design Interactive Verification Automation DIVA 是 Cadence软件中的验证工具集，用它可以找出并纠正设计中的错误.它除了可以处理物理版图和准备好的电气数据，从而进行版图和线路图的对查（LVS）外。还可以在设计的初期就进行版图检查，尽早发现错误并互动地把错误显示出来，有利于及时发现错误所在，易于纠正。第70页/共11
23、6页第七十页，编辑于星期日：七点 三十五分。版图验证工具DIVAq Diva 工具集组成:1.设计规则检查（iDRC）2.版图寄生参数提取（iLPE）3.寄生电阻提取（iPRE）4.电气规则检查（iERC）5.版图与电路图一致比较（iLVS）第71页/共116页第七十一页，编辑于星期日：七点 三十五分。版图验证工具DIVAv Remark:1.Diva中各个组件之间是互相联系的，有时候一个组件的执行要依赖另一个组件先执行。例如：要执行LVS就先要执行DRC。2.运行 Diva 之前，要准备好规则验证文件，这些文件有默认名称：做DRC时的文件应以divaDRC.rul命名，版图提取文件以diva
24、EXT.rul命名。做LVS时规则文件应以divaLVS.rul命名。第72页/共116页第七十二页，编辑于星期日：七点 三十五分。版图验证工具DIVAvDIVA功能qDRCqExtractorqERCqLVS第73页/共116页第七十三页，编辑于星期日：七点 三十五分。版图验证工具DIVAvDRC:对 IC 版图做几何空间检查，以确保线路能够被 特定加工工艺实现。vERC:检查电源、地的短路，悬空器件和节点等电气 特性。vLVS:将版图与电路原理图做对比，以检查电路的连 接，与MOS的长宽值是否匹配。vLPE:从版图数据库提取电气参数（如MOS的W、L值 BJT、二极管的面积，周长，结点寄生
25、电容等）并以Hspice 网表方式表示电路。第74页/共116页第七十四页，编辑于星期日：七点 三十五分。版图验证工具DIVAvDIVA工具流程第75页/共116页第七十五页，编辑于星期日：七点 三十五分。版图验证工具DIVAvDesign Rule Checking第76页/共116页第七十六页，编辑于星期日：七点 三十五分。版图验证工具DIVAqDRC 界面第77页/共116页第七十七页，编辑于星期日：七点 三十五分。版图验证工具DIVACheckingMethod指的是要检查的版图的类型:FlatFlat 表示检查版图中所有的图形，对子版图块不检查。HierarchicalHierarc
26、hical利用层次之间的结构关系和模式识别优化，检查电路中每个单元块内部是否正确。hier w/o optimization hier w/o optimization 利用层次之间的结构关系而不用模式识别优化，来检查电路中每个单元块。Checking Limit Checking Limit 可以选择检查哪一部分的版图:Full Full 表示查整个版图Incremental Incremental 查自从上一次DRC检查以来，改变的版图。by area by area 是指在指定区域进行DRC检查。一般版图较大时，可以分块检查。第78页/共116页第七十八页，编辑于星期日：七点 三十五分。
27、版图验证工具DIVASwitchNames 在DRC文件中，我们设置的switch在这里都会出现。这个选项可以方便我们对版图文件进行分类检查。这在大规模的电路检查中非常重要。Echo CommandsEcho Commands 选上时在执行DRC的同时在CIW窗口中显示DRC文件。Rules FileRules File 指明DRC规则文件的名称，默认为divaDRC.rulRules LibraryRules Library 这里选定规则文件在哪个库里。MachineMachine 指明在哪台机器上运行DRC命令。locallocal 表示在本机上运行。对于我们来说，是在本机运行的，选loc
28、al。remoteremote 表示在远程机器上运行。Remote Machine NameRemote Machine Name 远程机器的名字。第79页/共116页第七十九页，编辑于星期日：七点 三十五分。版图验证工具DIVAv Diva 查错:错误在版图文件中会高亮显示，很容易观察到。另外也可以选择Verify-Markers-Find菜单来帮助找错。单击菜单后会弹出一个窗口，在这个窗口中单击apply就可以显示第一个错误。同样，可以选择Verify-Markers-ExplainVerify-Markers-Explain来看错误的原因提示。选中该菜单后，用鼠标在版图上出错了的地方单击
29、就可以了。也可以选择Verify-Markers-Verify-Markers-DeleteDelete把这些错误提示删除。第80页/共116页第八十页，编辑于星期日：七点 三十五分。版图验证工具DIVA 第81页/共116页第八十一页，编辑于星期日：七点 三十五分。版图验证工具DIVAq分析错误（Explain）第82页/共116页第八十二页，编辑于星期日：七点 三十五分。版图验证工具DIVA 第83页/共116页第八十三页，编辑于星期日：七点 三十五分。版图验证工具DIVAvExtractor第84页/共116页第八十四页，编辑于星期日：七点 三十五分。版图验证工具DIVAvExtract
30、or 功能q提取器件和互联信息用于 ERC 或 LVSq提取网表q提取有寄生参数的版图网表用于模拟v提取层次qFlatqHierarchicalqMicro第85页/共116页第八十五页，编辑于星期日：七点 三十五分。版图验证工具DIVAqExtractor 界面第86页/共116页第八十六页，编辑于星期日：七点 三十五分。版图验证工具DIVA 第87页/共116页第八十七页，编辑于星期日：七点 三十五分。版图验证工具DIVAvLVS第88页/共116页第八十八页，编辑于星期日：七点 三十五分。版图验证工具DIVA LVS第89页/共116页第八十九页，编辑于星期日：七点 三十五分。版图验证工
31、具DIVA LVS Check第90页/共116页第九十页，编辑于星期日：七点 三十五分。版图验证工具DraculavDracula（吸血鬼）是Cadence的一个独立的版图验证工具，它采用批处理的工作方式。Dracula功能强大，目前被认为布局验证的标准，几乎全世界所有的IC公司都拿它作sigh-off的凭据。特别是对整个芯片版图的最后验证，一定要交由Dracula处理。第91页/共116页第九十一页，编辑于星期日：七点 三十五分。版图验证工具DraculavBasics of Dracula Verication版图验证与工艺相关-需要工艺信息数据库版图验证输入-版图数据(GDSII格式)
32、;网表信息(用于LVS);工艺相关信息验证方式-Incremental VS Full chip Hierarchical VS Flatten Online VS offline第92页/共116页第九十二页，编辑于星期日：七点 三十五分。版图验证工具DraculavDracula 主要功能:1设计规则检查DRC*2电气规则检查ERC3版图&原理图一致性检查LVS*4版图参数提取LPE5寄生电阻提取PRE第93页/共116页第九十三页，编辑于星期日：七点 三十五分。版图验证工具DraculavDracula 的处理流程第94页/共116页第九十四页，编辑于星期日：七点 三十五分。版图验证工具
33、DraculavHow to Use Dracula Tool创建/获取命令文件;填充设计数据信息;编译命令文件;提交执行文件;查询验证结果报表并修改错误;第95页/共116页第九十五页，编辑于星期日：七点 三十五分。版图验证工具Draculav版图GDSII 格式转换 WHY：Dracula 处理对象是GDSII文件操作步骤：执行：CIWFileExportStream弹出如下窗口：第96页/共116页第九十六页，编辑于星期日：七点 三十五分。版图验证工具Dracula 运行目录输出文件名What is this?第97页/共116页第九十七页，编辑于星期日：七点 三十五分。版图验证工具Dr
34、acula It is this,the two units should be consistent!These two items should be changed according to your design第98页/共116页第九十八页，编辑于星期日：七点 三十五分。版图验证工具Dracula 第99页/共116页第九十九页，编辑于星期日：七点 三十五分。Dracula-DRCv Function of DRC检查布局设计与制程规则的一致性;基本设计规则包括各层width,spcing及不同层之间的spcing,enclosure等关系;设计规则的规定是基于process var
35、iation,equipment limitation,circuit reliability;特殊情况下,设计规则允许有部分弹性;第100页/共116页第一百页，编辑于星期日：七点 三十五分。Dracula-DRCFind DRC Errors with InQuery第101页/共116页第一百零一页，编辑于星期日：七点 三十五分。Dracula-DRCDracula DRC 验证步骤：1.1.把版图的GDII文件导出到含有DRC规则文件的目录（run run directorydirectory）下；2.2.更改DRCDRC文件中的INDISKINDISK和PRIMARYPRIMARY值
36、；3.3.在xterm中，进入含DRC规则文件的运行目录下，依次输入如下命令：%PDRACULA%:/getDRC文件名%:/fi% 第102页/共116页第一百零二页，编辑于星期日：七点 三十五分。Dracula-DRC4.4.打开待检验单元的版图视图，在工作窗口选择ToolsDraculaInterface（对于4.45以下版本，选择Tools-InQuery），工具菜单里多出DRC、LVS等项。第103页/共116页第一百零三页，编辑于星期日：七点 三十五分。Dracula-DRC5.5.选择DRC-setup，弹出如下图所示对话框，在RunDirectory栏中填入运行DRC的路径后，
37、点OK，打开的版图中会出现错误标记。第104页/共116页第一百零四页，编辑于星期日：七点 三十五分。Dracula-DRC 第105页/共116页第一百零五页，编辑于星期日：七点 三十五分。Dracula-LVSDracula LVS(包含器件提取）步骤:1.把版图的GDSII文件导出到含有LVS规则文件的目录；2.把单元的hspice网单文件导出到含有LVS规则文件的目录；3.更改LVS规则文件中的INDISK和PRIMARY值；4.在控制终端的含LVS规则文件的目录下输入：LOGLVS:cir 网单文件名第106页/共116页第一百零六页，编辑于星期日：七点 三十五分。Dracula-L
38、VS%:con 原理图单元名%:x%PDRACULA%:/get LVS规则文件名%:/fi%第107页/共116页第一百零七页，编辑于星期日：七点 三十五分。Dracula-LVSvLVS 比较结果查看:按上述步骤执行完LVS后，工作目录下会生成名为lvsprt.lvs的文件，打开此文件可以查看LVS结果报告。如果版图与电路图匹配，会显示“LAYOUT AND SCHEMATIC MATCHED”，否则，会列出Discrepancy项，并注有不能匹配的部分在版图中的坐标和网单中的器件名。第108页/共116页第一百零八页，编辑于星期日：七点 三十五分。Dracula-LVSv InQuery
39、 for LVS Setup environment for lvs第109页/共116页第一百零九页，编辑于星期日：七点 三十五分。Dracula-LVSSelect error第110页/共116页第一百一十页，编辑于星期日：七点 三十五分。Dracula-LVSDisplay net or device第111页/共116页第一百一十一页，编辑于星期日：七点 三十五分。Dracula-LVSvSchematicCDL网表转换：CIW-FileExportCDL第112页/共116页第一百一十二页，编辑于星期日：七点 三十五分。Dracula-LVS 第113页/共116页第一百一十三页，
40、编辑于星期日：七点 三十五分。RemarksvLayout Design Setup for the Design Workflow for the Cell-based Design Concept of Hierarch DesignvLayout Verification Setup for the Verification Consistent Node Name Debug with Design Rule in Mind第114页/共116页第一百一十四页，编辑于星期日：七点 三十五分。RemarksvExperiment Demo Design Stytle Capture Process第115页/共116页第一百一十五页，编辑于星期日：七点 三十五分。感谢您的观看！第116页/共116页第一百一十六页，编辑于星期日：七点 三十五分。