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1、2.1 MAX+Plus II 概述简介Max+plus是Altera公司提供的FPGA/CPLD开发集成环境，Altera是世界上最大可编程逻辑器件的供应商之一。Max+plus界面友好，使用便捷，被誉为业界最易用易学的EDA软件。在Max+plus上可以完成设计输入、元件适配、时序仿真和功能仿真、编程下载整个流程，它提供了一种与结构无关的设计环境，是设计者能方便地进行设计输入、快速处理和器件编程。什么是MAX+PLUSII?第1页/共55页一个全面集成的 CPLD 开发系统提供与器件结构无关的开发环境支持 所有的 Altera产品广泛满足设计需求设计输入综合布局和布线(装入)仿真定时分析器
2、件编程提供广泛的联机帮助支持多种平台(PC机和工作站)支持多种 EDA软件和标准第2页/共55页MAX+PLUS II 能做什么?在一个独立的环境下运行第3页/共55页Max+plus开发系统的特点1、开放的界面Max+plus支持与Cadence，Exemplarlogic和其它公司提供的EDA工具接口。2、与结构无关Max+plus系统的核心Complier支持Altera公司的FLEX10K、FLEX8000、FLEX6000、MAX9000、MAX7000、MAX5000和Classic可编程逻辑器件，提供了世界上唯一真正与结构无关的可编程逻辑设计环境。3、完全集成化Max+plus的
3、设计输入、处理与较验功能全部集成在统一的开发环境下，这样可以加快动态调试、缩短开发周期。第4页/共55页4、丰富的设计库Max+plus提供丰富的库单元供设计者调用，其中包括74系列的全部器件和多种特殊的逻辑功能（Macro-Function）以及新型的参数化的兆功能（Mage-Function）。5、模块化工具设计人员可以从各种设计输入、处理和较验选项中进行选择从而使设计环境用户化。6、硬件描述语言（HDL）Max+plus软件支持各种HDL设计输入选项，包括VHDL、VerilogHDL和Altera自己的硬件描述语言AHDL。7、Opencore特征Max+plus软件具有开放核的特点，
4、允许设计人员添加自己认为有价值的宏函数。第5页/共55页MAX+PLUS II 的操作环境工具栏提供常用功能的快速启动状态提示条简要描述被选中的菜单命令和工具栏按钮“MAX+PLUS II”菜单使你访问到MAX+PLUS II的所有功能“Help”菜单为你提供联机帮助工程路径和工程名称第6页/共55页的工具菜单介绍MAX+PlusII软件的菜单繁多,教材上有详细介绍,我们这里主要介绍一些常用的菜单.（1）MAX+PLUS菜单：MAX+plusII：HierarchyDisplay_塔形显示；GraphicEditor_图形编辑器；SymbolEditor_符号编辑器；TextEditor_文本
5、编辑器；WaveformEditor_波形编辑器；FloorplanEditor_管脚编辑器；Compiler_编译器；Simulator_仿真器；TimingAnalyzer_时间分析；Programmer_程序下载；MessageProcessor_信息处理；第7页/共55页（2）文件菜单，该文件菜单随所选功能的不同而不同。File：Project：项目名称；将当前文件设置为项目；保存并检查文件；保存并编译文件；保存并仿真文件；保存，编译，仿真；新文件；打开文件；删除文件；提取文件；关闭文件；保存文件；换名存文件；第8页/共55页Info_信息；Size_图纸尺寸；CreateDefaul
6、tSymbol_创建当前模块图形符号；EditSymbol_编辑当前模块图形符号；CreateDefaultIncludeFile_创建当前包括文件；Print_打印；PrintSetup_打印设置；（3）模板菜单，该模板使编写VHDL和AHDL设计文件更容易和方便。Templates：AHDLTemplate_AHDL模板；VHDLTemplate_VHDL模板；VerilogTemplate_VERILOG 模板；第9页/共55页（4）指定菜单Assign：Device_指定器件；Pin/Location/Chip_管脚，放置，芯片；TimingRequirements_时间需要；Cliq
7、ue_指定一个功能组；LogicOptions_逻辑选择；Probe_指定探头；ConnectedPins_连接管脚；GlobalProjectDeviceOptions_设定项目中器件的参数；GlobalProjectParameters_设置项目参数；GlobalProjectTimingRequirements._设置时间参数；GlobalProjectLogicSynthesis_设置逻辑综合；IgnoreProjectAssignments_忽略项目指定；ClearProjectAssignments_清除项目指定；BackAnnotateProject_返回项目指定；Convert
8、ObsoleteAssignmentFormat_转换指定格式。第10页/共55页（5）选择菜单Options：Font_字形；TextSize_ 文本尺寸；LineStyle_线型；Rubberbanding_橡皮筋；ShowParameters_显示参数；ShowProbe_显示探头；Show/Pins/Locations/Chips_显示管脚，位置，芯片；ShowCliques&TimingRequirements_显示功能组，时间需求；ShowLogicOptions_显示逻辑设置；ShowAll_显示全部；ShowGuidelines_显示向导；UserLibraries_用户库；C
9、olorPalette_调色板；Preferences_设置。第11页/共55页2.2 MAX+Plus II 的基本操作的安装MAX+PLUSII10.2的安装非常简单，只要按照安装向导即可。其安装步骤如下：（设安装在D:盘）（1）进入MAX+plus软件的目录运行Autorun.exe程序后如图2-1所示：第12页/共55页图2-1第13页/共55页（2）点击Full/Custom/FlexlmServer按钮，出现如图2-2所示的画面；（3）点击“Next”出现另一窗口，在此窗口中单击“Next”后出现图2-3画面；（4）单击“YES”，表示接受此协议。此时出现一提示，告之你需要一个li
10、cense文件来运行程序，单击此提示中的“Next”，出现图2-4的画面；（5）输入用户名等，单击“Next”出现图2-5的画面,选择完全安装，单击“Next”出现如图2-6所示的画面；（6）在图2-5中使用默认选择，即安装所有组件,并单击“Next”按钮。因文件安装在D盘，故需单击“Browse”按钮，出现图2-6所示的画面。键入或选择你要安装到的目录，此处所选为“d:maxplus2”，然后按“OK”。因该目录不存在，故会出现提示“是否创建此目录”。选择“是（Y）”。（7）要求为选择MAX+PLUSII部件进行安装。该部件包含许多设计的源代码/图，如一些VHDL，VerilogHDL的例子
11、。可将其安装在“D:max2work”目录下。按”Browse“改变目录名后，单击“OK”，“Next”后可出现图2-7；另外将MAX+PLUSII软件的ACCESSKeyGuidelines系列文件安装在“D:max2Key”目录下，如图2-8所示。（8）单击“Next”即开始安装。安装好MAX+plus10.2后，在第一次运行时需做许多工作，才能使软件正常运行。下一页第14页/共55页图2-2 返回第15页/共55页 图2-3返回第16页/共55页图2-4返回第17页/共55页图2-5返回第18页/共55页图2-6返回第19页/共55页图2-7返回第20页/共55页图2-8返回第21页/共
12、55页的第一次运行:（1）双击MAX+PLUSII10.2的图标，或从“开始”菜单“程序”中的“ALTERA”组中的“MAX+PLUSII10.2”运行MAX+PLUSII10.2；在出现MAX+PLUSII10.2的界面时，出现“LicenseAgreement”窗口(图2-9)，Alera公司要求用户阅读Licenceagrement文档，用户阅读时要按顺序阅读完全部文档，界面下方的YES按钮被激活。表示ALTER公司已同意你使用该软件。图2-9“License Agreement”窗口 第22页/共55页（2）在主界面菜单选择OptionLicenseSetup菜单（如图2-10所示），
13、Browse选择D:maxplus2，并选择license.dat为授权文件，退出MAX+plusII，再次进入MAX+plusII。图2-10 第23页/共55页的设计流程 MAX+PLUS II的设计过程也可用流程图表示，其中各方框标明了所完成的功能。设计输入项目编译功能/时序仿真项目校验编程/配置项目编程第24页/共55页2.3 MAX+Plus II 的原理图输入设计法以设计一位全加器为例：以设计一位全加器为例：第25页/共55页第26页/共55页第27页/共55页首先建立新目录！为设计工程建立一个新的目录-WORK 库新建目录第28页/共55页打开原理图编辑窗选原理图编辑器第29页/
14、共55页用鼠标双击图面基本逻辑器件库，双击之二输入或门第30页/共55页用键盘打入输入引脚名，并回车同样方法引进输出引脚第31页/共55页第32页/共55页将半加器原理图存盘文件取名为 adderh.gdf第33页/共55页将半加器变成一单一元件，并入库注意，选此目录，可将当前文件变成原理图软件入库！第34页/共55页将当前设计文件设定为工程文件注意，此路径的指示文件始终指向当前的工程文件！第35页/共55页第36页/共55页为顶层设计文件-全加器的设计 另建一原理图编辑窗第37页/共55页双击此元件打开原理图编辑窗设计全加器原理图存盘！将当前文件设置成工程文件！第38页/共55页编译/综合前
15、选定适配元件选择适配器件再选择适当的器件，以下假设所选的器件是EPF10K10LC84选择器件系列第39页/共55页编译！第40页/共55页选择波形编辑器仿真测试全加器的逻辑功能建立波形仿真文件输入测试信号第41页/共55页输入测试信号全加器端口信号按此键第42页/共55页设置输入信号电平，启动仿真器启动仿真器第43页/共55页时序仿真逻辑测试正确第44页/共55页怎样利用ZYE1502D系统测试我的设计项目呢？在EDA实验系统上测试设计的结果第45页/共55页1、连接好数据线，首先打开实验箱上的交流电源，然后依次打开直流电源，最后打开编程电源。注意打开电源的顺序！2、将拨码开关SM的第2、3
16、位拨到ON，其他的拨到OFF。第46页/共55页通用下载模块输出显示模块电源模块键盘输入模块钟模块时Sm模式选择第47页/共55页对于10K10器件，确定具体引脚号第48页/共55页根据电路结构模式查上表，EPF10K10器件对应：加数 ain:对应引脚-54被加数 bin:对应引脚-58加和 sum :对应引脚-27低位进位 cin:对应引脚-59高位溢出位 cout:对应引脚-28第49页/共55页编译后，根据上表进行引脚锁定对选定器件10K10后，按START，先编译一次对然后进行引脚锁定第50页/共55页根据电路锁定器件引脚第51页/共55页双击此标号观察适配报告引脚锁定后，进行编译、综合和适配双击此标号启动编程器适配报告用去两个逻辑宏单元第52页/共55页启动编程器并设置下载模式编程窗口被打开接着设置编程方式选Byteblaster（MV）第53页/共55页向EPF10K10下载成功！OK！用VHDL语言怎么实现？第54页/共55页感谢您的观看。第55页/共55页