频率合成器学习.pptx

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1、 频率间隔:输出信号的频率步进长度,可等步进或不等步进。频率转换时间:频率变换的时间,通常关心最高和最低频率的变换时间,即最长时间。2.功率有关指标 输出功率:振荡器的输出功率,通常用dBm表示。功 率 波 动:频 率 范 围 内,各 个 频 点 的 输 出 功 率 最 大 偏 差。3.相位噪声相位噪声是频率合成器的一个极为重要的指标,与频率合成器内的每个元件都有关。降低相位噪声是频率合成器的主要设计任务。下面将详细讨论。第1页/共102页4.其他 控制码对应关系:指定控制码与输出频率的对应关系。电源:通常需要有两组以上电源。频率合成器的基本原理1.直接频率合成器直接频率合成器是早期的频率合成

2、器。基准信号通过脉冲形成电路产生谐波丰富的窄脉冲,经过混频、分频、倍频、滤波等进行频率的变换和组合,产生大量离散频率,最后取出所需频率。第2页/共102页例如,为了从10 MHz的晶体振荡器获得为1.6 kHz的标准信号,先将10 MHz信号经5次分频后得到2 MHz的标准信号,然后经2次倍频、5次分频得到800 kHz标准信号,再经5次分频和100次分频就可得到1.6 kHz标准信号。同理,如果想获得标准的59.5 MHz信号,除经倍频外,还将经两次混频、滤波。直接频率合成方法的优点是频率转换时间短,并能产生任意小数值的频率步进。但是它也存在缺点,用这种方法合成的频率范围将受到限制。更重要的

3、是由于采用了大量的倍频、混频、分频、滤波等电路,给频率合成器带来了庞大的体积和重量,而且输出的谐波、噪声和寄生频率均难以抑制。第3页/共102页1)基本原理锁相环频率合成器的基本原理如图10-1所示。压控振荡器的输出信号与基准信号的谐波在鉴相器里进行相位比较,当振荡频率调整到接近于基准信号的某次谐波频率时,环路就能自动地把振荡频率锁到这个谐波频率上。这种频率合成器的最大优点是结构简单,指标可以做得较高。由于它是利用基准信号的谐波频率作为参考频率的,故要求压控振荡器的精度必须在0.5fR以内,如超出这个范围,就会错误地锁定在邻近的谐波上,因此,选择频道比较困难。另外,它对调谐机构性能要求也较高,

4、倍频次数越多,分辨率就越差,因此,这种方法提供的频道数是有限的。第4页/共102页图 10-1锁相环频率合成器第5页/共102页2)数字式频率合成器数字式频率合成器是锁相环频率合成器的一种改进形式,即在锁相环路中插入一个可变分频器,如图10-2所示。这种频率合成器采用了数字控制的部件,压控振荡器的输出信号进行N次分频后再与基准信号相位进行比较,压控振荡器的输出频率由分频比N决定。当环路锁定时,压控振荡器的输出频率与基准频率的关系是f=NfR。从这个关系式可以看出,数字式频率合成器是一种数字控制的锁相压控振荡器,其输出频率是基准频率的整数倍。通过控制逻辑来改变分频比N,压控振荡器的输出频率将被控

5、制在不同的频率上。第6页/共102页图 10-2数字式频率合成器第7页/共102页例如,基准频率fR1kHz,控制可变分频比N5000040001,则压控振荡器的输出频率将为500.00400.01kHz(频率间隔为10Hz)。因此,数字式频率合成器可以通过可变分频器的分频比N的设计,提供频率间隔小的大量离散频率。这种频率合成法的主要优点是锁相环路相当于一个窄带跟踪滤波器,具有良好的窄带跟踪滤波特殊性和抑制输入信号的寄生干扰能力,节省了大量滤波器,有利于集成化、小型化。另外,它有很好的长期稳定性,从而使数字式频率合成器有高质量的信号输出。因此,数字锁相合成法已获得越来越广泛的应用。第8页/共1

6、02页3.直接数字频率合成器（DDS）直接数字频率合成技术是从相位概念出发,直接合成所需要波形的一种新的频率合成技术。近年来技术和器件水平的不断发展,使DDS技术得到了飞速的发展,它在相对带宽、频率转换时间、相位连续性、正交输出、高分辨率以及集成化等一系列性能指标方面已远远超过了传统的频率合成技术,是目前运用最广泛的频率合成方法。DDS以有别于其他频率合成方法的优越性能和特点成为现代频率合成技术中的佼佼者。具体体现在相对带宽宽,频率转换时间短,频率分辨率高,输出相位连续,可产生宽带正交信号及其他多种调制信号,可编程和全数字化,控制灵活方便等方面,并具有极高的性价比。第9页/共102页1)DDS

7、的工作原理实现直接数字频率合成(DDS)的办法是用一通用计算机或微型计算机求解一个数字递推关系式,也可以在查询表上存储正弦波值。现代微电子技术的发展,已使DDS能够工作在高达500MHz的频率上。这种频率合成器的体积小,功耗低,几乎可以实现实时的、相位连续的频率变换,具有非常高的频率分辨率,可产生频率和相位可控制的正弦波。电路一般包括基准时钟、频率累加器、相位累加器、幅度/相位转换电路、D/A转换器和低通滤波器。DDS的结构有很多种,其基本的电路原理可用图10-3来表示,图(a)是图（b）的简单形式。第10页/共102页图 10-3 DDS基本结构第11页/共102页相位累加器由N位加法器与N

8、位累加寄存器级联构成。每来一个时钟脉冲fs,加法器将控制字K与累加寄存器输出的累加相位数据相加,把相加后的结果送到累加寄存器的数据输入端,以使加法器在下一个时钟脉冲的作用下继续与频率控制字相加。这样,相位累加器在时钟作用下,不断对频率控制字进行线性相位累加。可以看出,相位累加器在每一个时钟输入时,把频率控制字累加一次,相位累加器输出的数据就是合成信号的相位,相位累加器的输出频率就是DDS输出的信号频率,相位累加器输出的数据作为波形存储器（ROM）的相位取样地址。第12页/共102页可把存储在波形存储器内的波形抽样值（二进制编码）经查表查出,完成相位到幅值的转换。波形存储器的输出送到D/A转换器

9、,D/A转换器将数字形式的波形幅值转换成所要求合成频率的模拟量形式信号。低通滤波器用于滤除不需要的取样分量,以便输出频谱纯净的正弦波信号。改变DDS输出频率,实际上改变的是每一个时钟周期的相位增量,相位函数的曲线是连续的,只是在改变频率的瞬间其频率发生了突变,因而保持了信号相位的连续性。第13页/共102页这个过程可以简化为三步：（1）频率累加器对输入信号进行累加运算,产生频率控制数据或相位步进量。（2）相位累加器由N位全加器和N位累加寄存器级联而成,对代表频率的二进制码进行累加运算,产生累加结果Y。（3）幅度/相位转换电路实质上是一个波形存储器,以供查表使用。读出的数据送入D/A转换器和低通

10、滤波器。第14页/共102页2)DDS的优点(1)输出频率相对带宽较宽。输出频率带宽为50%fs（理论值）,但考虑到低通滤波器的特性和设计难度以及对输出信号杂散的抑制,实际的输出频率带宽仍能达到40%fs。(2)频率转换时间短。DDS是一个开环系统,无任何反馈环节,这种结构使得DDS的频率转换时间极短。事实上,在DDS的频率控制字改变之后,需经过一个时钟周期之后按照新的相位增量累加,才能实现频率的转换。因此,频率时间等于频率控制字的传输,也就是一个时钟周期的时间。时钟频率越高,转换时间越短。DDS的频率转换时间可达纳秒数量级,比使用其他的频率合成方法都要短数个数量级。第15页/共102页(3)

11、频率分辨率极高。若时钟fs的频率不变,则DDS的频率分辨率就是由相位累加器的位数N决定。只要增加相位累加器的位数N,即可获得任意小的频率分辨率。目前,大多数DDS的分辨率在1Hz数量级,有许多小于1mHz甚至更小。(4)相位变化连续。改变DDS输出频率,实际上改变的是每一个时钟周期的相位增量,相位函数的曲线是连续的,只是在改变频率的瞬间其频率发生了突变,因而保持了信号相位的连续性。第16页/共102页(5)输出波形的灵活性。只要在DDS内部加上相应控制(如调频控制FM、调相控制PM和调幅控制AM),即可方便灵活地实现调频、调相和调幅功能,产生FSK、PSK、ASK和MSK等信号。另外,只要在D

12、DS的波形存储器存放不同波形数据,就可以实现各种波形输出,如三角波、锯齿波和矩形波甚至任意的波形。当DDS的波形存储器分别存放正弦和余弦函数表时,可得到正交的两路输出。(6)其他优点:由于DDS中几乎所有部件都属于数字电路,易于集成,功耗低,体积小,重量轻,可靠性高,且易于程控,使用相当灵活,因此性价比极高。第17页/共102页3)DDS的局限性(1)最 高 输 出 频 率 受 限。由 于 DDS内 部 DAC和 波 形 存 储 器（ROM）的工作速度限制,使得DDS输出的最高频率有限。目前市场上采用CMOS、TTL、ECL工艺制作的DDS芯片工作频率一般在几十MHz至400 MHz左右,采用

13、GaAs工艺的DDS芯片工作频率可达 2 GHz左右。(2)输出杂散大。由于DDS采用全数字结构,不可避免地引入了杂散。其来源主要有三个：相位累加器相位舍位误差造成的杂散、幅度量化误差（由存储器有限字长引起）造成的杂散和DAC非理想特性造成的杂散。第18页/共102页4.PLLDDS频率合成器DDS的输出频率低,杂散输出丰富,这些因素限制了它们的使用。间接PLL频率合成虽然体积小,成本低,各项指标之间的矛盾也限制了其使用范围。可变参考源驱动的锁相频率合成器对于解决这一矛盾是一种较好的方案。而可变参考源的特性对这一方案是至关重要的。作为一个频率合成器的参考源,首先应具有良好的频谱特性,即具有较低

14、的相位噪声和较小的杂散输出。虽然DDS的输出频率低,杂散输出丰富,但是它具有频率转换速度快,频率分辨率高,相位噪声低等优良性能,通过采取一些措施可以减少杂散输出。用DDS作为PLL的可变参考源是理想方案。第19页/共102页10.2 10.2 锁相环频率合成器PLLPLL由于微电子技术的快速发展,使得PLL锁相环频率合成器有了很高的集成化程度。图10-2所示的数字式间接频率合成器可以简化为图10-4所示电路。频率合成器的组成元器件有标准晶振频率源、频率合成器芯片、滤波器、压控振荡器、单片机等。第20页/共102页图 10-4现代PLL的基本结构第21页/共102页各个部件的选购和设计图10-4

15、中,可以购买的专业生产厂家的产品有晶体振荡器、PLL集成电路、单片机和VCO压控振荡器,需要设计的部分是低通滤波器LPF和单片机的程序。1.晶体振荡器 目前,使用最多的标准频率源是晶体振荡器。专业生产厂家的产品指标越来越高,体积越来越小。常用的有恒温晶振OCXO、温补晶振TCXO、数字温补DCXO。常 用 标 准 频 率 有 10 MHz、20 MHz、40 MHz等。频 率 稳 定 度 可 以 达 到110-6,各种标准封装都有。第22页/共102页国内技术已经比较成熟,北京、西安、深圳等地都有厂家生产,价格也不贵,可根据PLL集成电路的情况和频率合成器整机设计要求选购。2.PLL集成电路P

16、LL集成电路以国外公司生产为主,性能稳定可靠,工作频率涵盖VCO频率。芯片内包括参考标准频率源的分频器、VCO输出信号频率的分频器、鉴相器、输出电荷泵等。两个分频器可以将标准频率和输出频率进行任意分频,满足频率合成器的频率分辨率要求,不同信号经不同分频后,得到两路同频率信号,再进行比相,相位差送入电荷泵,电荷泵的输出电流与相位差成比例。进一步,输出给LPF,控制VCO。第23页/共102页国外几个厂家,如AD、PE、HITTITE、MOTOROLA等公司的产品在国内市场占有较大份额。重庆等地已有国产化的PLL集成电路产品。每个型号的PLL芯片都有相应的设计软件,选定参考标频、输出信号的频率范围

17、和步进等设计条件,可以方便地得出芯片的控制逻辑关系。3.单片机单片机用来调整频率合成器的输出频率,也就是控制PLL芯片的逻辑关系。控制码对应关系可以是依据整机给定的控制码,也可以是芯片内部软件给出的控制码。总之,计算机提供一个变换输出频率的指令。单片机可选用许多公司的51系列,也可以用可编程控制器件FPGA或CPLD,如 MICROCHIP公司PIC18系列。使用时应依据编程习惯来选择。第24页/共102页4.压控振荡器(VCO)压控振荡器输出所需要的射频/微波信号。VCO的基本原理在第9章有介绍,它就是一个变容管调谐振荡器。为了实现宽范围调谐,通常要求较高的电压,供电电源为12 V或更高。在

18、频率合成器中,VCO的压控电压来自低通滤波器,与PLL芯片的输出电流有关。VCO也有大量产品可供选购。在射频/微波频段,VCO已经成为微封装电路,指标稳定可靠,使用方便。国 内 石 家 庄 十 三 所 的 产 品 与 国 外 产 品 指 标 基 本 一 致。国 外 MINI-CIRCUITS、SYNERGY、HITIITE等公司的VCO在国内有许多代理商。第25页/共102页5.低通滤波器(LPF)现代频率合成器的设计中,硬件的主要工作就是低通滤波器,直接影响到频率合成器的相位噪声和换频速度。因为其他元件在选购时,特性指标已经确定,所能调整的就是低通滤波器。低通滤波器在频率合成环路中又被称为环

19、路滤波器。低通滤波器通过对电阻电容进行适当的参数设置,使高频成分被滤除。由于鉴相器PD的输出不但包含直流控制信号,还有一些高频谐波成分,这些谐波会影响VCO电路的工作。低通滤波器就是要把这些高频成分滤除,以防止对VCO电路造成干扰。这个低通滤波器是低频滤波器。滤波器的结构可以是无源RC滤波器,也可以是有源运放低通,其原理简单,调试较困难。第26页/共102页图10-5给出了三种低通滤波器结构,图（a）为运放积分器,有一定的直流增益,称为二类PLL；图（b）也有增益,为一类PLL;图（c）是无源的,输出电流而不是电压,属二类PLL。尽管电路简单,但对环路的影响很大。设计或调试不当,会引起环路不稳

20、或难于锁相。滤波器的转换函数为（10-1）第27页/共102页图 10-5 三种低通滤波器第28页/共102页滤波器的设计就是R和C的选定。后面将详细讨论如何考虑选取R和C的值,才能得到比较理想的PLL频率合成器。的锁定过程 举个简单的锁相环例子说明上述部件的配合过程。假定最初环没有被锁定,参考频率是100 MHz。把VCO 的电压调到5 V,输出频率为100 MHz。鉴相器能产生1 V峰-峰值的余弦波。使用一类环路滤波器,如图10-6 所示,它在低频时增益为100,在高频时增益为 0.1。第29页/共102页环路没有锁定时,VCO的工作频率可能在工作范围内的任何位置。假定工作频率为 101

21、MHz,在参考频率工作的前提下,在鉴相器输出端有1 MHz的差频,对环路滤波器而言,这个频率是高频,滤波器的增益只有0.1。在VCO 的电压上有鉴相器的输出0.1 V的峰-峰值的调制,但这个电压对VCO频率影响不大。第30页/共102页图 10-6 一类环路滤波器及其响应特性第31页/共102页如果VCO 频率距离参考频率越来越远,环内就没有足够的增益将环锁定。如果VCO频率是100.1 MHz,差频就是100 kHz,使环路滤波器处在高增益频率范围是恰当的。调节VCO频率可增大差频电压。随着VCO的频率接近参考频率,差频变得更低,它进入了环滤波器的高增益范围,加速了VCO频率的改变,直到它和

22、参考频率相同。此时,差频是0。锁定后,锁相环成为一个稳定的闭合环路系统,VCO频率与参考频率相同。鉴相器输出瞬时电压与VCO 输出瞬时电压如图10-7（a）和（b）所示。第32页/共102页图 10-7 鉴相器和VCO输出电压瞬时值第33页/共102页鉴相器的输出电压与两路输入电压的关系为2Ue=kUaUbcos()（10-2）当锁相环频率锁定时,VCO输入电压达到5V。因为环滤波器的增益为100,故鉴相器输出的电压为Ue=-50mV,鉴相器最大电压是1V峰-峰值,由式（10-1）得鉴相器的输出相位为95.7,环路滤波器保持VCO输出为100MHz,并维持鉴相器两端信号有95.7的相位差。第3

23、4页/共102页振荡器在一个周期的相位移为360,在一个特定的时间,如果频率增大,会积累更多的相位移。如果VCO的频率改变的更多,将快速地积累更多的相位移。鉴相器输出电压上升，环路滤波器会增强这个改变量并且降低VCO的控制电压,VCO输出频率会降到100MHz,VCO频率偏低的情况与此类似。这个控制过程是能够维持下去的。由于温度、噪音、地心引力等外部因素引起的VCO频率微小改变,锁相环也能够稳定地输出。鉴相器输出一个误差电压,环路滤波器将使它增强,VCO频率和相位将回到正确值。环的矫正作用就是保持频率和相位为恒量。第35页/共102页环的分类锁相环是一个受负反馈控制的闭环系统。闭环增益H(s)

24、为 (10-3)式中,G(s)是开环增益,G(s)N是环增益。开环增益是鉴相器增益、环路滤波器增益和VCO增益的产物,N是分频比。第36页/共102页式(10-3)的分母多项式的整数个数（或频率极点数）决定系统的种类,可以用直流增益无限大的运放积分器来实现。显然,最大增益为1的无源滤波器难以实现这个功能。VCO是一个纯相位积分器,为分类提供一个极点,所以,PLL至少为一类。如果环路滤波器为有限直流增益,将不会改变PLL的类型。用无限增益积分器,就会得到二类PLL。锁相环的阶数是式(10-3)的分母多项式幂次数。环路滤波器的运放至少有两个重要的节点,一个在1100 kHz之间,另一个在10MHz

25、 以上。在压控范围内,VCO有频率滚降,可在鉴相器输出端加一个低通滤波器,进一步降低不必要的高频信号。第37页/共102页前述例子使用了一类环,惟一的纯相位积分器是VCO,因此只有一个极。环路滤波器增益为100。如果VCO增益是1 MHz/V,参考频率改变到103 MHz,VCO调 谐 电 压 将 是 8 V。考 虑-100的 增 益,鉴 相 器 电 压 就 是 。当参考频率为100 MHz时,相位差为99.7,比95.7更超前。VCO与参考频率的相位差是95.7。如果参考频率继续改变,VCO也会改变来匹配它,鉴相器输出电压也改变。这是一个重要的特性,有时需要,有时则不需要,实际中要灵活掌握。

26、第38页/共102页 如果环路滤波器的增益为1000,要使100 MHz时锁定,鉴相器的输出电压只能是-5 mV,要使103 MHz时锁定,鉴相器输出电压是-8 mV,对应的相位差分别为90.57和90.92。如果直流增益进一步增大,伴随频率的相位差变化将进一步减小。如果增益增加到极限直流反馈电阻,Rp将接近开路,并且环路滤波器直流增益将是无穷大。图10-5（b）所示的环路滤波器变成图10-5（a）,此时,环路滤波器是一个独立的积分器。包含环路滤波器的锁相环积分器总数是两个:一个是VCO,另一个是环路滤波器。环路滤波器用在锁相环内产生二类环。这个环的特性是随着频率的变化在VCO与参考频率间仍保

27、持一个恒定的相位移。第39页/共102页目前,大量使用的是一类环和二类环。三类环和更高的环用于解决特殊情况下的频率改变问题。如卫星发射的各个阶段引起频率变化的因素不同,要保证卫星的微波源频率稳定,就应对各个阶段的情况进行控制,这时需用到三类以上的锁相环。设计公式前面了解了锁相环原理,环路滤波器和其他部分的元件值必须仔细地选择,才能组成一个稳定的环路。这些元件值都可以用基本闭环等式来分析和综合。第40页/共102页如图10-8所示,锁相环系统模型由鉴相器、环路滤波器、VCO和分频器组成。每一部分可用一个恒定的增益或者频率函数的增益值来描述。闭合回路频率响应的预期特性是:最小频率为 1 Hz,最大

28、频率在10 kHz和10 MHz之间。第41页/共102页图 10-8 锁相环回路频域分析第42页/共102页通过计算节点Ue和Uo的电压关系,可得出负反馈系统的闭合回路增益的表达式。图中,KPD为鉴相器增益,F(s)是放大器环路滤波器表达式,KVCO/s是VCO增益，可得误差电压和输出电压为(10-4)(10-5)第43页/共102页所以,电压转移函数为如果G(s)很大时,有 这些闭环增益的表达式可用来决定环路滤波器的带宽和阻尼比。首先假定使用二类环,因为频率最高,容易得出滤波器转移函数为(10-6)(10-7)第44页/共102页开环增益为 对于一类锁相环,Rp,则 (10-9)(10-8

29、)第45页/共102页把式(10-8)和式(10-9)代入闭环锁相环的增益公式(10-6),得分母可改成控制理论中常见的形式:s2+2ns+2n,其中n是系统的特征频率,是阻尼因数,第46页/共102页当Rp时,二类锁相环的特征频率和阻尼因子分别为 (10-13)(10-14)(10-12)(10-11)第47页/共102页阻尼因子和特征频率n确定以后,即可决定电路元件。为了简单,定义 滤波器在直流的响应为重新整理,得出 (10-15)(10-16)(10-17)第48页/共102页调整式（10-17）,得 (10-18)有了阻尼比和特征频率,选定C和直流增益的值后,就可以得出阻抗值 (10-

30、19)(10-20)(10-21)第49页/共102页 令Rp,可以得出二类环的计算公式。可以想象,阻尼因子和特征频率n有一个最佳配合。先选定特征频率,以阻尼因子为参变量,计算出不同的衰减曲线,如图10-9 所示。可以看出,特征频率为1Hz,当小于1时,锁相环是欠阻尼且产生最高点,衰减慢;当大于1时,锁相环是过阻尼,衰减快。如果要求等于1.0,衰减为-3dB,则特征频率是2.4 Hz。如果要求50kHz有-3dB衰减,且等于1.0,则特征频率为20.833kHz。第50页/共102页图 10-9 以阻尼因子为参变量的PLL响应曲线第51页/共102页环路设计实例设计实例一：锁相环输出频率为 1

31、600 MHz,参考频率为100 MHz。电路如图10-10 所示,构成单元有分频器、鉴相器和二类环路滤波器。VCO的调谐斜率为1 MHz/V,鉴相器输出余弦波,最高点是100 mV。滤波器的频率为100 kHz,3 dB带宽时,阻尼因子是1。(1)用100 pF的电容器,找出环路滤波器的其他元件值。(2)用一个10 k电阻Rin,找出环路滤波器的其他元件值。第52页/共102页由前述公式,阻尼因子是1,带宽3dB的特征频率是2.45Hz。如果需要3 dB时频率为 100 kHz,特征频率可以用缩比法得出,fn=100kHz/2.45=41kHz。输出频率是输入频率的16倍,即N=16,KVC

32、O的值是1MHz/V。鉴相器的输出是余弦波。如果环锁定在90或270,鉴相器的输出电压是0V。对于正电阻Rin,在270时，斜率KPD=50mV/rad。(1)取C为100pF，由式(10-13)得出Rin=2.96 k，由式(10-14)得到Rs=77.6k。第53页/共102页 (2)Rin=10 k。同 样 方 法 求 得 C=29.6 pF，Rs=162.4 k。设计结果如图10-10所示。第54页/共102页图 10-10 锁相环设计第55页/共102页设计实例二：设计图10-11 所示的频率合成器。输出频率为900920 MHz。输出频率可以通过改变阻尼因子而改变，步进为1kHz级

33、。集成电路合成器的鉴相器输出为5 mA/rad，VCO调谐斜率是10 MHz/V。第56页/共102页图 10-11合成器设计第57页/共102页输出频率必须是参考频率的整数倍，因此参考频率是1kHz。分频比从900MHz/1kHz到920MHz/kHz。用中点值910MHz/1kHz进行设计。当分频比改变时，选择阻尼因子为1。环路滤波器必须衰减工作在1kHz的鉴相器输出脉冲。由图10-11可以看出，10倍特征频率上衰减是14dB，100倍特征频率上衰减是34dB。参考频率为1kHz，选择fn=10Hz，Kt的值用V/A表示:第58页/共102页得出Kt=0.345V/A，为了解出Rs和C，K

34、t必须是Rin的整数倍。从前述设计公式可得Rs=364和C=87.45pF。设计实例三：观察出一个频率合成器的环路滤波器是一类放大器结构，鉴相器指标为100mV/rad，VCO输出频率是3GHz，调谐斜率是100MHz/V，参考源是100MHz。如果Rin=620，Rs=150,Rp=56k且C=1nF，那么锁相环的3dB带宽和阻尼因子是多少?第59页/共102页输出频率为3GHz，参考频率为100MHz，分频比N是30，所以Kt=2.094106，代入到分析公式得出fn=293.1kHz，且阻尼比=0.709，=0.709的曲线没有画出，但=0.5的3dB频率是1.8Hz，=1的3dB频率是

35、2.45Hz，故=0.709的线性近似值是2.07Hz，3dB频率约等于2.07Hz，fn=608kHz。第60页/共102页集成电路介绍PLL集成电路是现代频率合成器的核心部件，世界许多著名半导体公司都有此类产品。下面给出SB3236(PE3236、Q3236)芯片的例子供参考，以使用户了解其内部结构和使用方法。SB3236是一种高性能 PLL 频率综合器集成电路，内含10/11 双模前置分频器、模/数选择电路、M计数器、R 计数器、数据控制逻辑、鉴相器和锁相检测电路。R计数器和M 计数器的控制字可串行或并行接口在数据控制逻辑中编程，也可直接接口输入。第61页/共102页该产品具有工作频率宽

36、(前置分频器有源时，工作频率为200 MHz2.2 GHz；前置分频器旁无源时，工作频率为20220MHz)，工作电压低(3(5)V),功耗小(75 mW),工作温度范围宽(-55+125)，非常好的相位噪声特性和体积小(44 线方形扁平外壳封装)等特点。它主要应用于通信、电子、航空航天、蜂窝/PCS 基站、LMDS/MMDS/WLL 基站和地面系统SB3236的原理框图如图10-12所示，其外形引脚如图10-13所示。第62页/共102页图 10-12 SB3236的原理框图第63页/共102页图 10-13SB3236的外形引脚图第64页/共102页1.主分频器通道主分频器通道由10/11

37、 双模前置分频器、模/数选择电路、9bitM计数器组成，按照用户所定义的“M”和“A”计数器的整数值除以输入频率fi。Pre-en 设置为“0”时10/11 前置分频器有源，Pre-en 设置为“1”时前置分频器无源。主分频器的输出频率fp与VCO频率fi的关系为式中,AM1，M0。(10-22)第65页/共102页环路被锁定时，fi与参考频率fr的关系为 由上面A的限制可知:若要获得连续信道,fi必须大于或等于90fr/(R+1)。M计数器的数据输入为最小值“1”时，M计数器的分频比为2。直接接口时M计数器的输入M7和M8置为“0”。2.参考分频器通道参考分频器通道对参考频率fr分频获得鉴相

38、器的比较频率fc，fc是6bitR计数器的输出。(10-23)第66页/共102页 (10-24)式中,R0。R计数器的数据输入等于“0”时将使参考频率fr 直通到鉴相器。直接接口时R计数器的输入R4和R5置为“0”。第67页/共102页3.鉴相器鉴相器由主分频器输出fp和参考分频器输出fc的上升沿触发，它有PD-U和PD-D两个输出。如果fp的频率或相位超前fc，则PD-D输出负脉冲，如果fc的频率或相位超前fp,则PD-U输出负脉冲，脉宽与fp和fc两信号之间的相差成正比。PD-U和PD-D脉冲信号驱动有源低通滤波器，且产生控制VCO频率的调谐电压。PD-U脉冲导致VCO频率增高，PD-D

39、脉冲导致VCO频率降低。通过Cext可获得锁相检测输出LD。PD-U和PD-D两输出进行逻辑“与非”且串接2k电阻，得到Cext，Cext外接旁路积分电容。在器件内部，Cext还驱动一个带有开路漏极输出的倒相器，因而LD是PD-U和PD-D的逻辑“与”。第68页/共102页4.寄存器编程Enh1时电路处于工作模式，Enh0时电路处于测试工作状态。数据输入有三种模式:并行接口、串行接口和直接接口。（1）在工作模式下，Enh1。并行接口。当Bmode0和Smode0时,采用并行接口模式。在并行接口模式下，并行输入数据D70，在M1-WR、M2-WR、A-WR 上 升 沿 分 别 将 八 位 并 行

40、 输 入 数 据 D 70 锁 入 主 寄 存 器(Primary Register)中。在Hop-WR上升沿，将主寄存器的值锁入从寄存器(SlaveRegister)。第69页/共102页选 用 主 或 者 从 寄 存 器 的 值 可 迅 速 改 变 VCO 的 频 率。FSELP用于选择程控分频器使用主寄存器或从寄存器的值，FSELP1时使用主寄存器，FSELP0时使用从寄存器。串行接口。B mode0 和S mode1 时为串行接口模式。当E-WR0 和S-WR0时，串行数据输入端Sdata 输入的数据在时钟输入Sclk 的上升沿逐次移入主寄存器，MSB(B0)最先输入，LSB（B19）

41、最后输入。在S-WR上升沿(Hop-WR=0)或者Hop-WR上升沿(S-WR=0)第70页/共102页将主寄存器的值锁入从寄存器。选用主或者从寄存器的值可迅速改变VCO的频率。FSELS用于选择程控分频器使用主寄存器还是从寄存器的值，FSELS1 时使用主寄存器，FSELS0时使用从寄存器。直接接口。Bmode1时采用直接接口模式。这时，计数器控制直接通过引脚输入。在直接接口模式下，M计数器的M7与M8和R计数器的R4与R5在器件内部设置为0。(2)在测试模式下，Enh0。第71页/共102页 并行接口。并 行 输 入 数 据 D 70 在 E-WR的 上 升 沿 锁 入 测 试 寄 存 器

42、（Enhance Register）。串行接口。当E-WR1和S-WR0时，串行数据输入端Sdata 输入的数据在 时 钟 输 入 Sclk 的 上 升 沿 逐 次 移 入 测 试 寄 存 器，MSB(B0)最 先 输 入，LSB（B7）最后输入。测试寄存器也采用主从寄存器，可防止在串行输入时改变电路状态。在E-WR的下降沿将测试寄存器中主寄存器的值锁入从寄存器，所有控制字只有在Enh0时才有效。第72页/共102页5.参考电路图 控制信号有三种连接形式：并行、串行、直接,如图10-14 所示。频率合成器电路如图10-15所示。第73页/共102页图 10-14 三种控制信号的连接形式(a)并

43、行；(b)串行；(c)直接 第74页/共102页图10 15 频率合成器电路第75页/共102页6.设计工具Peregrine公司给出了系列芯片设计频率合成器的计算软件,界面直观,使用方便,主要是研究三个计数器M、A、R的设置与VCO输出频率的关系。设计工具界面如图10-16所示。软件使用方法介绍如下：步骤一:开启程序，选择PE3236。步骤二:设置参考频率，如10MHz或20MHz等。步骤三:设置R计数器数值，输入十进制数即可。步骤四:设置频率步长。步骤五:设置VCO输出频率。步骤六:检查频谱仪输出频率是否锁定在步骤五的频率上。第76页/共102页图 10-16 设计工具界面第77页/共10

44、2页10.3 直接数字频率合成器DDS 1.概述图10-17是AD9850内部结构。正弦查询表是一个可编程只读存储器(PROM)，储存有一个或多个完整周期的正弦波数据，在时钟fc驱动下，地址计数器逐步经过PROM存储器的地址，地址中相应的数字信号输出到N位数/模转换器(DAC)的输入端，DAC输出的模拟信号经过低通滤波器(LPF)，可得到一个频谱纯净的正弦波。第78页/共102页图 10-17 AD9850内部结构第79页/共102页DDS系统编程控制输出频率的核心是相位累加器，由一个加法器和一个N位相位寄存器组成，N一般为2432位。每来一个时钟fc，相位寄存器以步长M增加。相位寄存器的输出

45、与相位控制字相加，然后输入到正弦查询表地址上。正弦查询表包含一个周期正弦波的数字幅度信息，每个地址对应正弦波0360范围的一个相位点。查询表把输入的地址相位信息映射成正弦波幅度信号，驱动DAC，输出模拟量。第80页/共102页相位寄存器每经过2N/M个fc时钟后回到初始状态，相应地，正弦查询表经过一个循环回到初始位置，整个DDS系统输出一个正弦波。输出的正弦波周期为T0=Tc2N/M，频率为fout=Mfc/2N。相位累加器输出N位并不全部加到查询表，而要截断，仅留高端1315位。相位截断减小了查询表长度,但并不影响频率分辨率,对最终输出仅增加一个很小的相位噪声。DAC分辨率一般比查询表长度小

46、24位。AD9850输出频率分辨率接口控制简单,可以用8位并行口或串行口直接输入频率、相位等控制数据。第81页/共102页先进的CMOS工艺使AD9850不仅性能指标一流,而且功耗少,在3.3 V供电时,功耗仅为155 mW。扩展工业级温度范围为-40+85C,其封装是28引脚的SSOP表面封装,引脚排列见图10-18。第82页/共102页图 10-18 AD9850引脚图第83页/共102页AD9850内部有高速比较器,接到DAC滤波输出端,就可直接输出一个抖动很小的脉冲序列,此脉冲输出可用作ADC器件的采样时钟。AD9850用5位数据字节控制相位,允许相位按增量180,90,45,22.5

47、,11.25移动或对这些值进行组合。AD9850有40位寄存器,32位用于频率控制,5位用于相位控制,1位用于电源休眠(Powerdown)功能,2位厂家用于保留测试控制。这40位控制字可通过并行方式或串行方式装入到AD9850。在并行装入方式中,通过8位总线D7D0将数据装入寄存器,全部40位需重复5次。第84页/共102页在FQ-UD上升沿把40位数据从输入寄存器装入到频率和相位及控制数据寄存器,从而更新DDS输入频率和相位,同时把地址指针复位到第一个输入寄存器。接着在W-CLK上升沿装入8位数据,并把指针指向下一个输入寄存器,连续5个W-CLK上升沿后,W-CLK的边沿就不再起作用,直到

48、复位信号或FQ-UD上升沿把地址指针复位到第一个寄存器。在串行装入方式中,W-CLK上升沿把25引脚(D7)的一位数据串行移入,移动40位后,用一个FR-UD脉冲就可以更新输出频率和相位。图10-19是AD9850高速DDS内部细化及其各部分波形。第85页/共102页图 10-19 DDS内部波形关系第86页/共102页2.应用电路1）构成时钟发生器 图10-20是用AD9850构成的基本时钟发生器电路。图中DAC输出IOUT 驱动 200、42 MHz低通滤波器,而滤波器后面又接了一个200负载,使等效负载为100。滤波器除去了高于42 MHz的频率,滤波器输出接到内部比较器输入端。DAC互

49、补输出电流驱动100负载,DAC两个输出间的100k分压输出被电容去耦后,用作内部比较器的参考电压。时钟频率由软件控制锁定到系统时钟时,AD9850构成的时钟发生器可以方便地提供这样的时钟。第87页/共102页图 10-20 AD9850构成时钟发生器电路第88页/共102页2）频率和相位可调的本地振荡器图10-21所示电路利用AD9850产生一个频率和相位可调的正弦信号。DDS与一个输入频率信号fin进行混频,选择适当的带通滤波器,就可以得到频率和相位可调的射频输出。利用DDS系统频率分辨率高的特点,在输入频率fin一定时,射频输出可达到DDS系统一样的频率分辨率,且频率和相位调节方便。其输

50、出频率为fout=fin+fDDS=fin+M =fin+0.0291M频率分辨率为fomin=0.0291Hz第89页/共102页图 10-21 频率和相位可调的本地振荡器第90页/共102页3）用于扩频通信将基本时钟发生器电路的时钟信号用于扩频通信接收机,如图10-22所示。除此之外,AD9850 还可构成DDS+PLL频率合成器。第91页/共102页图 10-22 扩频通信接收机示意图第92页/共102页除此之外,AD9850还可构成DDS+PLL频率合成器。3.几点说明(1)AD9850作为时钟发生器使用时,输出频率要小于参考时钟频率的33%,以避免谐波信号落入有用输出频带内,减少对外