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1、电子技术综合实验电子技术综合实验FPGA FPGA 应用设计应用设计主要内容主要内容5.5.数字频率计综合设计数字频率计综合设计3.3.智力抢答器综合设计智力抢答器综合设计4.4.加速度传感器加速度传感器的的计步器计步器 综合设计综合设计1.1.数字跑表综合设计数字跑表综合设计2.2.交通灯控制器综合设计交通灯控制器综合设计3 数字跑表综合设计数字跑表综合设计4指标指标1 1、跑表精度为、跑表精度为0.010.01秒秒2 2、跑表计时范围为：、跑表计时范围为：1 1小时小时3 3、设置开始计时、设置开始计时/停止计时、复位两个按钮停止计时、复位两个按钮4 4、显示工作方式：用六位、显示工作方式
2、：用六位BCDBCD七段数码管显示读数。显示格式：七段数码管显示读数。显示格式：扩展功能：扩展功能：按键消抖；选手时间分时显示按键消抖；选手时间分时显示 分 秒 0.01秒5系统组成（基本要求）系统组成（基本要求）使能控制计数器石英振荡器分频器显示控制开始/停止按键时间显示复位按键6系统组成（扩展要求）系统组成（扩展要求）消抖电路计数器石英振荡器分频器显示控制开始/复位按键时间显示选手到终点计时存/取按键数据锁存数据读取7内部模块内部模块计数器计数器分频器分频器扫描显示及译码控制扫描显示及译码控制开始开始/停止使能控制停止使能控制清零控制清零控制 8提供的标准信号是48MHz 输出二个信号1K
3、Hz、100Hz分频器模块设计模块设计 9基于计数器方法实现基于计数器方法实现123 4512 3 4 5 1 2clkinclkout10个个 主要语句：主要语句：if clkinevent and clkin=1 then if cnt=5 then cnt=1;clkout=not clkout;else cnt=cnt+1;end if;end if;例 if clkinevent and clkin=1 then if cnt=10 then cnt=1;else cnt=cnt+1;end if;end if;end process;clkmid=conv_std_logic_ve
4、ctor(cnt,4);clkout=clkmid(3);分频器实现原理分频器实现原理10计数器计数器单级计数器计数器级联后模块设计模块设计 11级联方式：同步级联和异步级联级联方式：同步级联和异步级联 同步级联原理图：同步级联原理图：12异步级联原理图：异步级联原理图：13模块设计模块设计 译码显示控制8位数码管采用动态扫描方式数码管为共阳数码管G数码管工作原理数码管工作原理15显示原理显示原理扫描计数CLK数据选择SEL(2:0)MH(3:0)ML(3:0)SH(3:0)SL(3:0)DS(3:0)CS(3:0)七段译码器SIG(3:0)SEG(6:0)G交通灯控制器综合设计 设计一个十字
5、路口的交通灯控制电路；l 东西方向车道和南北方向车道两条交叉道路上的车辆交替运行，每次通行时间都设为45秒，时间可设置修改；l 在绿灯转为红灯时，要求黄灯先亮5秒钟，才能变换运行车道；l 黄灯亮时，要求每秒闪亮一次；l 每一种灯亮的时间用数码管进行显示 （采用倒计时法显示）。功能要求功能要求系统组成系统组成分频器分频器到计时到计时计数器计数器信号灯信号灯转换器转换器东西方向东西方向信号灯信号灯南北方向南北方向信号灯信号灯状态图状态图真值表真值表分频电路设计计数器设计状态转换器设计时间显示器设计内部模块内部模块22 智力抢答器综合设计智力抢答器综合设计编号为编号为1-61-6的选手在规定的时间内
6、（的选手在规定的时间内（1010秒）按键抢答；秒）按键抢答；抢中编号锁定显示，其他无效；抢中编号锁定显示，其他无效；主持按键控制清零和开始；主持按键控制清零和开始；选手抢中后在规定的时间内（选手抢中后在规定的时间内（3030秒）答提秒）答提;具有报警提示功能，分别提示抢答开始，有人抢答，抢答时间到，具有报警提示功能，分别提示抢答开始，有人抢答，抢答时间到，答题时间到。报警延时学号答题时间到。报警延时学号+500+500，单位，单位msms；23基本功能基本功能24模块组成模块组成u 编码锁存器编码锁存器u 抢答定时器抢答定时器u 答题定时器答题定时器u 报警延迟器报警延迟器u 多路选择器多路选
7、择器u 扫描控制器扫描控制器25可编程实现原理框图可编程实现原理框图主持主持按键按键时钟时钟选手选手按键按键编码编码锁存器锁存器抢答抢答定时器定时器显示显示输出输出报警器报警器报警报警输出输出答题答题定时器定时器扫描扫描控制器控制器多路多路选择器选择器扫描扫描输出输出26模块设计模块设计u编码锁存器编码锁存器l 开始信号低电平有效开始信号低电平有效l 选手按键为负触发选手按键为负触发l 选手编码输出为七段显示数码信号，共阳管。选手编码输出为七段显示数码信号，共阳管。27u编码锁存器内部流程编码锁存器内部流程1START抢答时间到抢答时间到编编码码器器XS(5:0)锁锁存存器器Q_ZQ(6:0)
8、S(6:0)QZ选手输入选手输入开始与清零开始与清零抢中信号抢中信号SJD_QD抢中选手号码抢中选手号码选手号码选手号码28u编码锁存器内部流程编码锁存器内部流程2START时间到时间到锁锁存存编编码码XS(5:0)S(6:0)Q_Z选手输入选手输入开始与清零开始与清零抢中信号抢中信号SJD_QD抢中选手号码抢中选手号码或29模块设计模块设计u抢答定时器抢答定时器l 开始信号低电平有效开始信号低电平有效l 系统时钟系统时钟48MHzl 计时计时5秒，输出数据数码管显示（共阳）秒，输出数据数码管显示（共阳）30u抢答定时器内部流程抢答定时器内部流程分分频频器器CLK倒倒计计数数器器1HzQ(40
9、)STARTQZSJD_QD时间到时间到主持人主持人抢中抢中时间数据时间数据48MHz七七段段译译码码器器DOUT(6:0)31模块设计模块设计u答题定时器答题定时器l 模块计时启动信号模块计时启动信号QZ，来自编码锁存的抢中信号，来自编码锁存的抢中信号l 系统时钟系统时钟48MHzl 计时计时10秒，输出数据数码管显示（共阳）秒，输出数据数码管显示（共阳）32u答提定时器内部流程答提定时器内部流程分分频频器器CLK倒倒计计数数器器1HzQ(90)QZSJD_DT时间到时间到抢中抢中时间数据时间数据48MHz七七段段译译码码器器SOUT(6:0)33模块设计模块设计u报警延迟器报警延迟器l 系
10、统时钟系统时钟48MHzl 报警源：报警源：start，qz，sjd_qd，sjd_dt。l 报警输出报警输出qz，每个源触发低电平有效，持续，每个源触发低电平有效，持续200ms34报报警警触触发发STARTQZ抢中抢中SJD_QD 抢答时间到抢答时间到B_J报警输出报警输出开始开始延延迟迟计计时时器器SJD_DT 答题时间到答题时间到CLK 系统时钟系统时钟48MHZ48MHZBJu报警延迟器内部流程报警延迟器内部流程135u报警延迟器内部流程报警延迟器内部流程2或与门与门报警输出报警输出BJQZSTART触发触发计数延时计数延时1 SJD_QDSJD_DTBJ1BJ2BJ3BJ4触发触发
11、计数延时计数延时2 触发触发计数延时计数延时3 触发触发计数延时计数延时4 CLK36模块设计模块设计u多路选择器多路选择器l 数据输入：抢中选手号码，抢答计时，答题计时，数据输入：抢中选手号码，抢答计时，答题计时，三个数据均是七段码信号。三个数据均是七段码信号。l 选择控制：选择控制：来自扫描输出的两位信号。来自扫描输出的两位信号。l 数据输出：数码管七位信号数据输出：数码管七位信号37模块设计模块设计u扫描控制器扫描控制器l 系统时钟系统时钟48MHzl 输出扫描频率控制在输出扫描频率控制在1KHZ100KHZ左右左右。38u扫描模块内部流程扫描模块内部流程分分频频器器CLK模模8计计数数
12、器器48KHzS(2:0)48MHzCLK_100039系统图系统图加速度传感器计步器综合设计（1）运用加速度传感器、放大电路以及基于运用加速度传感器、放大电路以及基于555定定时器的脉冲整形电路的相关原理，设计一个能够检测步时器的脉冲整形电路的相关原理，设计一个能够检测步频加速信号，并将步频加速信号转换成脉冲信号的步频频加速信号，并将步频加速信号转换成脉冲信号的步频脉冲产生电路。脉冲产生电路。（2）在步频脉冲产生电路基础之上，设计基于）在步频脉冲产生电路基础之上，设计基于FPGA的数字系统，完成对步频脉冲信号的计数及扫描的数字系统，完成对步频脉冲信号的计数及扫描显示。显示。（3）传感电路）传
13、感电路输出脉冲高电平输出脉冲高电平3V0.5V。（4）步频计数范围步频计数范围099循环计数，用两个数码管循环计数，用两个数码管扫描显示。扫描显示。任务与指标任务与指标系统组成系统组成 传感电路（硬件）+计步器电路（HDL)加速度传感电路硬件设计加速度传感电路硬件设计原理图加速度传感电路硬件设计加速度传感电路硬件设计PCB图加速度传感电路硬件设计加速度传感电路硬件设计元器件清单 加速度传感电路硬件设计加速度传感电路硬件设计调试波形计步器功能计步器功能FPGA程序设计程序设计系统模块组成系统联合调试系统联合调试49 数字频率计综合设计数字频率计综合设计功能指标功能指标 1、被测输入信号：方波 2
14、、测试频率范围为：10Hz100MHz 3、量程分为三档：第一档：闸门时间为1S时，最大读数为999.999KHz 第二档：闸门时间为0.1S时，最大读数为9999.99KHz 第三档：闸门时间为0.01S时，最大读数为99999.9KHz4、显示工作方式：a、用六位BCD七段数码管显示读数。b、采用记忆显示方法 c、实现对高位无意义零的消隐。51u 频率的概念频率的概念u 频率测量方法频率测量方法u 设计方框图设计方框图u 模块设计模块设计设计分析设计分析52频率的概念频率的概念 所谓所谓“频率频率”，就是周期性信号在单，就是周期性信号在单位时间位时间(1(1秒秒)内变化的次数。若在一定的时
15、内变化的次数。若在一定的时间间隔间间隔T T内计数，计得某周期性信号的重复内计数，计得某周期性信号的重复变化次数为变化次数为N N，则该信号的频率可表达为：，则该信号的频率可表达为：f=N/Tf=N/TTt53频率测量方法频率测量方法直接测量法直接测量法 被测被测信号信号输入输入闸门闸门计数器计数器放大整形放大整形时基信号时基信号发生器发生器门控门控电路电路T54其中其中 称为称为1误差误差称为称为标准频率误差标准频率误差直接测量法误差直接测量法误差 55周期测量法周期测量法 频率测量方法频率测量方法TC56周期测量法误差周期测量法误差 其中其中 称为称为1误差误差称为称为标准频率误差标准频率
16、误差57被被测测信信号号输输入入设计方框图设计方框图闸门闸门计数器计数器放放大大整整形形门控电路门控电路石英石英振荡器振荡器锁存器锁存器分频器分频器闸门闸门选择选择扫描显示扫描显示控制子系统控制子系统(显示译码显示译码扫描控制扫描控制)闸门选闸门选择开关择开关GateGateOverOver被被测测频频率率显显示示GATEGATECLEARCLEARLATCHLATCH58FINGATELATCHCLEAR1秒秒测频时序关系测频时序关系59l 分频器的功能是产生所需闸门控分频器的功能是产生所需闸门控制信号及扫描时钟信号制信号及扫描时钟信号l 提供的标准信号是提供的标准信号是48MHz l 输出
17、四个信号输出四个信号1Hz，10Hz，100Hz，1KHz u分频器分频器模块设计模块设计 60u闸门选择器闸门选择器 实现对输入的几个闸门信号的手动实现对输入的几个闸门信号的手动选择选择输出被选中的闸门信号以及小数点输出被选中的闸门信号以及小数点的控制信号的控制信号DP1，DP2，DP3 模块设计模块设计 主要语句示例：主要语句示例：if se1=1 and se10=0 and se100=0 then fref=f1hz;dp1=0;dp2=1;dp1=1;61u测频控制器测频控制器 控制整个频率计各模块的工作时序控制整个频率计各模块的工作时序 产生闸门信号产生闸门信号Gate，锁存信号
18、，锁存信号L Latch以及清零信号以及清零信号Reset 模块设计模块设计 主要语句示例：主要语句示例：if rising_edge(Bsignal)then G1=not G1;end if;if falling_edge(bsignal)thenG2=not G1;end if;gate=G1;latch=G2;62u频率计数器频率计数器单级计数器（单级计数器（十进制）十进制）计数器级联后计数器级联后模块设计模块设计 63级联方式：同步级联和异步级联级联方式：同步级联和异步级联 同步级联原理图：同步级联原理图：64异步级联原理图：异步级联原理图：65u 锁存器锁存器 实现了对六位计数结果
19、和实现了对六位计数结果和溢出信号溢出信号over的锁存功能的锁存功能 模块设计模块设计 66设计方框图设计方框图被被测测信信号号输输入入闸门闸门计数器计数器放放大大整整形形门控电路门控电路石英石英振荡器振荡器锁存器锁存器分频器分频器闸门闸门选择选择显示显示控制控制(包括显示译包括显示译码码和扫描控制和扫描控制)闸门闸门选择选择开关开关GateOver被被测测频频率率显显示示GATECLEARLATCHdp1dp267u 显示控制显示控制 用频率用频率1KHz的信号实的信号实现对六位已经锁存的计数现对六位已经锁存的计数结果的扫描输出结果的扫描输出 模块设计模块设计 68七段译码小数点控制消隐dpse1se10se100Sel(2:0)led(6:0)Freq_value5(3:0)Freq_value0(3:0)Freq_value3(3:0)Freq_value1(3:0)Freq_value2(3:0)Freq_value4(3:0)数据选择Freq_value0(3:0)Freq_value1(3:0)Freq_value2(3:0)Freq_value3(3:0)Freq_value4(3:0)Freq_value5(3:0)计数器Clk_1khzdp1dp2hide显示控制电路组成：显示控制电路组成：