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1、分类号 TP000.0 学号 GS00000000 U D C 密级 公 开 工程硕士学位论文DVB-S2中BCH码编译码器设计与仿真实现 硕士生姓名（姓名）学科领域（领域名称）研究方向（研究方向名称）指导教师（导师姓名 职称）（协助导师姓名 职称）国防科学技术大学研究生院二一三年一月论文书脊（此页只是书脊样式，学位论文不需要印刷本页。）基于在线社会网络的装备信息获取关键技术研究 国防科学技术大学研究生院The designation and simulation of BCH encoder and decoder in DVB-S2 Candidate：（Candidates Name）A
2、dvisor：（Advisors Name）A thesisSubmitted in partial fulfillment of the requirementsfor the professional degree of Master of Engineeringin （Domain Title）Graduate School of National University of Defense TechnologyChangsha，Hunan，P.R.China（January，2013）（此页放置独创性声明和学位论文版权使用授权书复印件，其原件存放在学位申请材料中。）目 录摘 要vABS
3、TRACTvi第一章 绪论71.1 研究背景71.2 国内外研究现状81.3课题研究内容91.4文章组织结构10第二章 BCH码的编码原理和算法研究112.1 DVB-S2的纠错码技术112.2 BCH码的编译码原理132.2.1 数学基础132.2.2 线性分组码152.2.3 循环码182.2.4 BCH码192.3 BCH码的纠错原理202.3.1 信道编码定理202.3.2 有限域理论21第三章 DVB-S2中BCH算法的研究243.1 编码算法243.1.1矩阵运算编码算法253.1.2 多项式运算编码算法253.2 译码算法263.2.1 伴随式计算263.2.2 求错误位置多项式
4、273.2.3 求的根并纠错34第四章 高速BCH码编译码器设计354.1 编码器设计354.1.1串行编码器设计354.1.2并行编码器设计394.2译码器设计434.2.1有限域乘法器的设计444.2.2 串行译码器的设计484.2.3 并行译码器的设计55第五章 高速BCH码编译码器硬件仿真实现575.1编码器的仿真575.1.1 串行编码器的仿真和综合575.1.2 并行编码器的仿真和综合585.2译码器的仿真595.2.1 串行译码器的仿真和综合605.2.2 并行译码器的仿真和综合615.3 DVB-S2 中 BCH 和 LDPC 级联码的性能研究625.3.1 DVB-S2 中
5、BCH 码的纠错性能625.3.2 DVB-S2 中 LDPC 码的纠错性能635.3.3 BCH+LDPC级联码的纠错性能645.4 级联码中LDPC码GPU仿真性能655.4.1 LDPC码655.4.2 译码算法简介665.4.3 仿真结果67第六章 总结与展望696.1 课题总结696.2 课题展望69致 谢71参考文献72表 目 录表 2.1 DVB-S2中普通FEC帧参数12表 2.2 DVB-S2中短FEC帧参数12表 2.3 生成的15表 4.1 普通帧中的 16 次最小多项式436表 4.2 短帧中的 14 次最小多项式437表 4.3 码率与 MODCOD 值对照表438表
6、 4.4 DVB-S2中最小多项式的所对应的次数小于24根50表 5.1 串行编码器综合结果58表 5.2 并行编码器综合结果59表 5.3 串行译码器综合结果60表 5.4 并行译码器综合结果61表 5.5 普通帧格式下 BCH 码的码率62图 目 录图 1.1 DVB-S2 中上行链路系统结构图43图 2.1 DVB-S2中FEC帧格式8图 2.2 与 的关系17图 3.1 BM算法流程图27图 3.2 改进BM算法流程图29图 3.3 Euclid算法流程图30图 3.4 ME算法流程图31图 4.1 编码器外部接口图35图 4.2 BCH 码的编码器电路2036图 4.3 并行BCH编
7、码器简化结构图39图 4.4 DVB-S2中BCH译码器体系结构46图 4.5 基于有限域乘法的伴随式计算电路47图 4.6 最小多项式除法的伴随式计算电路48图 4.7 迭代运算示意图49图 4.8 ME运算硬件结构图49图 4.9 钱搜索电路结构50图 4.10 串行译码器流水拍数51图 4.11 p位并行伴随式计算单元254153图 4.12 简化后的位并行伴随式计算电路53图 4.13 p位并行钱搜索电路结构25424354图 5.1 串行编码器仿真波形图55图 5.2 并行编码器仿真波形图56图 5.3 译码器正确性仿真系统结构57图 5.4 串行译码器仿真波形图57图 5.5 并行
8、译码器仿真波形图58图 5.6 DVB-S2 中 BCH 码的误比特率性能60图 5.7 DVB-S2 中 LDPC 码的误比特率性能61图 5.8 级联码的误比特率性能62图 5.9 LDPC码因子图63图 5.10 并行多线程译码运算64图 5.11 不同信噪比下的吞吐率65摘 要本课题针对 DVB-S2 中使用的 BCH 码主要进行了编码和译码算法、编译码电路的设计、硬件仿真实现和纠错性能三个方面的研究。在研究了BCH码的数学基础和信息论基础后，给出了几种编译码算法，然后在此基础上设计出了串行和并行两种模式的编码器和译码器，并对编译码器电路进行了FPGA上的仿真，验证了设计满足DVB-S
9、2 应用需求。最后分析研究了 DVB-S2 中级联码的性能。本文通过研究以上内容，主要取得如下成果：1、改进了 BCH 码译码算法，主要是针对其所基于的 BM 迭代算法。本文在采用改进的欧几里德算法，迭代次数少于BM算法的次，简化了算法。2、设计出了可以动态配置参数的串行编码电路和并行编码电路，串行编码电路主要用移位寄存器实现，并行编码电路主要由组合逻辑网络以及余数寄存器构成。参数的可动态配置使得所设计的编码器能适合更多的应用需求。最后将所设计的两种编码器在FPGA上进行了仿真实现。3、设计出了可以动态配置参数的串行译码电路和并行译码电路，分别讨论了伴随式计算电路设计、求错误位置多项式电路设计
10、以及钱搜索模块设计，并分别用串行和并行两种方式进行实现，均设计出了流水译码器体系结构。最后对其在FPGA上进行了仿真实现，算出了8位并行译码器大概的译码速率。4、分析了在 DVB-S2 中采用 BCH 和 LDPC 进行级联的原因。对 DVB-S2中单独使用 BCH 码或 LDPC 码和由内码外码组成的级联码分别进行了仿真，根据结果对其性能进行了对比分析，表明了级联码具有更高的性能优势，特别是在编码增益和纠错性能方面。主题词：DVB-S2，BCH 编码器，BCH 译码器，并行，纠错性能ABSTRACTThis topic for DVB - S2 BCH code is mainly used
11、 in the encoding and decoding algorithm, the decoding circuit design, hardware simulation and error correction performance from three aspects of research. In BCH code is studied mathematics and information theory basis, after several encoding decoding algorithms are given, and then on the basis of s
12、erial and parallel design out of the two modes of encoder and decoder, and has carried on the FPGA to make decoder circuit simulation, to verify the design meet the DVB - S2 application requirements. Finally analysis the performance of the DVB - S2 intermediate coupon code.Based on the above researc
13、h contents, main achievements are as follows:1, improved the BCH code decoding algorithm, the main is based on the ME iterative algorithm. In this paper, after in-depth study of BM iterative process, found that this process does not need to last a valet, therefore proposed reducing the number of ite
14、rations required for a valet for a simplified algorithm is proposed.2, design the dynamic configuration parameters can be serial coding circuit and parallel coding circuit, mainly use shift register to realize serial encoding circuit, parallel encoding circuit mainly consists of combinational logic
15、network as well as the remainder register. Parameters can be dynamically configured makes the designed encoder will be more suitable for application requirements. Finally will be designed by the two encoders are simulated in FPGA implementation.3, designed the can dynamic configuration parameters of
16、 the serial decoding circuit, and parallel decoding circuit, respectively discusses the valet calculation circuit design, error location polynomial search module design, circuit design, as well as money and with serial and parallel implemented in two ways, both decoder architecture design out of the
17、 running water. Finally the simulation is conducted on the FPGA implementation, worked out the 8-bit parallel decoder decoding rate probably.4, analysis used in DVB - S2 BCH and LDPC cascade. Used alone in DVB - S2 BCH code and LDPC code and code by code outside of concatenated code are simulated re
18、spectively, according to the results of its performance is analyzed, indicates that the performance of the concatenated code has higher advantages, especially in the coding gain and error correction performance.Key Words：DVB-S2，BCH encoder，BCH decoder，parallel，Error correction performance 第 vi 页第一章
19、绪论1.1 研究背景2005 年 3 月，欧洲电信标准协会(ETSI)颁布了DVB-S2标准，这是第二代数字视频广播标准。该新标准是在以第一代标准 DVB-S 为基础发展起来的，集成了通信领域发展近十年的成果。DVB-S2 主要面向的业务范围很广，比如广播业务，无论是标清还是高清该标准都能很好的支持；还有人际交互或人机交互的如互联网等；以及一些专业领域的应用，如向地面进行VHF/UHF 频段的电视节目信号发射，新闻的传播等1。随着通信技术发展，特别是传输信道中的编码技术和对信号的调制方式的改进，使得DVB-S2具有更佳性能的应用。在DVB-S2 中，就应用了一系列新技术进行组合，在传输环境不变
20、的情况下，系统容量比 第一代DVB-S标准增加了 30%左右，接收能力也在同时得到明显增强。DVB-S2延续一代标准，也采用前FEC系统（即前向纠错），并在此系统中采用了更加优越的 BCH 和 LDPC 级联的编码模块方案，使得解调时的门限可以明显减小，与香农极限的理论值只有 0.71dB 的差距2。1959年，霍昆格姆(Hocquenghem)提出了BCH码，1960年，又由博斯(Bose)和雷-查德胡里(Ray-Chaudhuri)分别再次提出。到目前为止，这种BCH码是性能相当优越的一种可纠错的线性分组码。它的纠错性能很好，特别是在码长不长的情况下，纠错性能非常理想。另外此码构造方便，编
21、码简单，特别是它具有严格的代数结构，因此它在编码理论中起着重要作用3。在 DVB-S2 的上行链路中所使用的 BCH 编码模块在整个系统中所处的位置如图 1.1 所示。译码时数据流按图 1.1 中相反的方向进行传输，BCH编码模块用在下行链路的接收端。图 1.1 DVB-S2 中上行链路系统结构图4在符合 DVB-S2 标准的数字卫星发射机和接收机中分别需要能够完成纠错功能的 BCH 编码器和译码器。在 DVB-S2 中根据内码(LDPC)码率和帧格式的不同，一共给出了码字参数不同的 21 组 BCH 码，以满足卫星信道中的抗噪声性能和多种不同的宽带卫星应用。这些 BCH 码的码长较长，其中最
22、长的为 58320。这21种参数不同 的BCH码的编译码要在一个独立的编码器和译码器中实现，因此要进行动态可配置，这是实现这样的编码器和译码器的一个难点，可以说这是目前已知的对 BCH 实现要求最为复杂的一次应用。对于超长码字的编译码应用，在实现过程中还必须解决的又一难题，是降低编译码的时间延迟。这种编译码器，采用硬件实现时，就像设计一片芯片的要求一样，要在保证正确功能的前提下，去使芯片尽可能的小而同时速度尽可能的快，这是为了在市场竞争中取得胜利而被广泛应用所必需关注的。自从提出了DVB-S2这个标准之后，就迅速迎来越来越多的关注，甚至世界上进行卫星直播的商家都一致认为DVB-S2标准代表了这
23、个领域的发展趋势，因而都希望将当前的DVB-S 升级为 DVB-S25。1.2 国内外研究现状ETSI自 2004 年提出 DVB-S2 标准草案以来，国际上各界纷纷发表关于新标准DVB-S2的技术文章，甚至出现了一些相关产品。2006 年 1 月 4 日，国际消费电子展（CES）上，美国的 Broadcom 公司发布了DVB-S2 接收芯片 BCM4501，这在工业界还是首例。BCM4501芯片为生产厂家研发支持 DVB-S2 的机顶盒(STB)、私人摄像机(PVR)、卫星信号接收器，和家用多媒体设备提供了廉价方案67。文献8中介绍的DVB-S2 信号发生器，是在上行链路中对卫星信号接收模块
24、进行测试的器件。法国 的NAVTEL SYSTEMS 公司开发出了一种IP核并给出了其性能特征，这种IP核是专门针对DVB-S2标准中BCH译码器设计的。该串行实现的译码器在 Cyclone II 系列 FPGA中占用 5800 个 Slices 和 5 个 BRAMs，综合频率达到 140MHz10。 Altera 公司开发出的 IP 核，可以实现整个 DVB-S2 中 FEC 编码模块，在模块中包括三部分：BCH 编码、LDPC 编码和位交织。该编码器的输入模式有两种选择，分别是串行模式和并行模式，其中的并行模式为 4位并行，在 Virtex-5 系列 FPGA 中将编码器综合后，4 位并
25、行的最大频率为 243MHz，在LDPC 码率为 1/2的普通帧条件下，数据吞吐率可达到 900Mbit/s11。文献5和13 提出了实现DVB-S2 中BCH 码译码器的 FPGA 硬件结构，这是针对其特殊性设计的，但没有讲到译码器中关键的并行结构设计和可配置解决方法，也没有给出译码器设计达到的性能。由于BCH 码具有严格的代数结构，其自提出以来到目前已经研究的比较透彻，是取得研究成果最多的码类之一。BCH 码的纠错能力的影响因素只有一个，就是码的最小汉明距离，而决定最小汉明距离的仅仅是生成多项式的解。当前有4个限来论述最小汉明距离和生成多项式的根之间的关系，它们是BCH 限、HT 限、鲁斯
26、(Ross)限和 LW 限。当前学术界仍在重点关注其关系的研究，并取得了较大进展，比如提出了超BCH限的频域译码方法。这种译码方法在文献15中进行了研究，其中先介绍了基于频域采样的超 BCH 限的纠错码译码算法，主要是针对循环码，研究了其共轭根系，最终给出了基于频域采样超 BCH 限的译码方法。然而，在有关 BCH 编码器和译码器的硬件实现方面的文章很多缺乏创新性。文献16主要研究了当BCH码的码长较长时，如何消除扇出瓶颈而提高编码器效率的问题，提出了一种通过并行运算提高速度降低编码器时钟周期的编码器结构。文献17 设计了频率很高数据处理速度很快的编译码器，是针对码长较短的 BCH 码，利用生
27、成矩阵和校验矩阵编译码的代数方法实现的，当码长较长时生成矩阵和校验矩阵所占的面积会很大，不适合使用这种方法。1.3课题研究内容本课题的主要任务是设计并实现符合 DVB-S2 各种应用需求的 BCH 编码器和译码器。为了支持多种不同的宽带卫星应用需求和提高卫星信道的抗噪声性能，DVB-S2 标准在其前向纠错编码系统中根据内码(LDPC)码率和帧格式的不同，一共给出了不同码字参数的 21 组 BCH 码，并且它们的码长都较长，最长的达到58320。为了随时满足不同应用的需求，必须要求所实现的编码器和译码器能够对这 21 种码字参数进行动态配置。另外码字的码长太长不利于系统的实时应用，因为会给编码和
28、译码的数据传输带来较大的时间延迟，为了提高系统性能，采用并行编译码方法来实现相应的编译码器。本课题研究的目的是设计出准确、高效、低功耗的编码译码器，主要内容有以下五个部分：1、 BCH 码编译码及其相应的算法，以及码的纠错的原理。2、 串行和并行方式的编码器设计。3、 串行和并行方式的译码器设计。4、 对编码译码器更多的参数进行动态配置。5、 DVB-S2 系统中级联码性能分析。通过研究这五个部分的内容，本课题完成对编码译码器的设计，并在此基础上取得以下两方面的进展：1. 提出一种具有并行流水线结构的译码器，这种体系结构的译码器对于长码长的情况非常适合，同时参数的可配置性更好。 2. 改进了B
29、CH码的译码算法，主要是通过减少伴随式的计算个数实现的改进，新算法将计算个伴随式(为纠错个数)，计算数量比改进前的要少(见 4.2.2.2)。1.4文章组织结构本文的主要分为六个章节。第一章为绪论，说明了本课题研究的背景，提出了研究意义，分析了当前对这方面的研究现状，最后概括了本课题所研究的内容。第二章先介绍了DVB-S2标准错采用的纠错码技术，然后根据BCH编码的数学基础和信道编码基本分类引出BCH码的定义，并以信息论中的信道编码定理和其数学基础即有限域理论为依据，较详细地阐述了这种BCH编码的纠错原理。第三章讨论了BCH编译码算法，详细介绍了其编码算法，包括应用广泛的BM译码算法和Eucl
30、id算法及它们的改进算法IBM、ME等；第四章第一节根据 BCH 码的编码算法，详细叙述了其编码器的设计，而且分为串行和并行两种方式。第二节根据BCH码译码算法中的ME迭代算法，详细叙述了其译码器的设计，分析了模块参数的动态配置以及优化方法。第五章是对编码器和译码器的FPGA仿真实现，给出了测试结果，并进行性能的对比。第六章为结束语，对课题中所作的工作做了一定的总结，阐明了进一步工作的方向。第二章 BCH码的编码原理和算法研究现代数字通信以信息论和编码理论为基本的理论基础。Shannon于1948年10月发表于贝尔系统技术学报上的论文A Mathematical Theory of Commu
31、nication（通信的数学理论）是现代信息论研究的开端，Shannon也被称为是“信息论之父”， 信息论将信息的传递作为一种统计现象来考虑，给出了估算通信信道容量的方法，另外还讨论了对于信息表示和信息传输的基本限制等。编码理论是数学和计算机科学的一个分支，处理在噪声信道传送资料时的错误倾向，编码理论有很多经典著作，其中以Hamming的“纠错和检错编码”19为代表。我们通过Shannon的信道编码定理可以知道，只要信息传输速率小于信道容量，则信息传输的出错概率可以降到足够小。但是，采用何种方式去实现，在Shannon 的信息论中并没有说明，而在Hamming 提出的纠错编码理论 20中，这一
32、问题得到较好的解决。Hamming于1950年发表论文检错码和纠错码，提出了可以纠正单个随机错误的编码方式，又过了近十年，美国的R.C.博斯和D.K.雷乔达利与法国的A.奥昆冈几乎同时独立地发表一种著名的可纠正多个随机错误的循环码，后来称为 BCH码(即Bose-Chaudhuri-Hocquenghem码)，在迄今为止所发现的线性纠错码类中，这是最好的编码方法之一 3。2.1 DVB-S2的纠错码技术纠错码是指接收到错误的码字后能在译码时自动纠正错误的码，它是一种重要的抗干扰码，可增加通信的可靠性。纠错码是利用码字中有规律的冗余度，即利用冗余度使码字的码元之间产生有规律的相关性，或使码字与码
33、字之间产生有规律的相关性。2005年3月，数字视频广播（DVB）项目组织在第一代DVB-S的基础上，正式发布了第二代标准，即DVB-S2。这个标准为了使得其性能和复杂度得到最好的平衡从而实现在恶劣的卫星信道中可靠地传输信息，它的信道纠错编码同第一代一样，也采用了内码和外码级联的方式，但具体的编码算法不同，在第二代标准中，编码模块的外码采用BCH码，内码采用LDPC（Low Density Parity Check）编码，另外还有比特交织部分，从而在相同的传输条件下，第二代标准比第一代DVB-S的系统容量可以提高30%左右。DVB-S2前向纠错系统(Forword Error Correctio
34、n)的信道编码器采用了功能强大BCH外码编码器和LDPC内码编码器级联方式，这种组合可以有效降低系统解调门限，使得与理论的香农极限差距缩小到只有0.71dB。当基带帧数据送入前向纠错编码系统后，首先进行BCH外码的编码生成奇偶校验位（BCHFEC），然后将所生成的外码校验位添加至基带帧之后，对组合后的帧数据再进行LDPC内码编码，生成内码的奇偶校验位（LDPCFEC），最后将其添加至BCHFEC段尾部，三段数据组合形成了FEC帧，之后再进行位交织等后续处理工作。FEC帧格式如图2.1所示：基带帧BCHFECLDPCFEC图2.1 DVB-S2中FEC帧格式DVB-S2为了满足多种不同服务应用的
35、需要，在前向纠错编码系统中支持两种FEC帧格式，根据帧的长度分为普通帧（normal FEC FRAME）和短帧（short FEC FRAME），普通FEC帧的帧长64800bit，短FEC帧帧长16200bit，而且这两种帧都分别有11种和10种的内码LDPC码率。表2.1和表2.2分别列举了普通FEC帧和短FEC帧的可选编码参数。表2.1 DVB-S2中普通FEC帧参数LDPC码率BCH码信息长度BCH码码字长度Nbch(LDPC码信息长度)BCH码纠错能力tLDPC码码字长度1/4160081620012648001/3214082160012648002/52572825920126
36、48001/2322083240012648003/5386883888012648002/3430404320010648003/4484084860012648004/5516485184012648005/6538405400010648008/957472576008648009/105819258320864800表2.2 DVB-S2中短FEC帧参数LDPC码率BCH码信息长度BCH码码字长度Nbch(LDPC码信息长度)BCH码纠错能力tLDPC码码字长度1/53072324012162001/35232540012162002/56312648012162004/9703272
37、0012162003/59552972012162002/31063210800121620011/15117121188012162007/91243212600121620037/45131521332012162008/9142321440012162002.2 BCH码的编译码原理BCH码的构造及编译码原理是建立在数学基础上的，包括近世代数和数论相关理论，本章介绍这些基础知识以及纠错码纠错码纠错原理3 9 12。2.2.1 数学基础2.2.1.1 群和域1、群定义2.1 非空集合对于所规定的代数运算，满足下述条件：（1） 封闭性，即，恒有；（2） 结合律，即，恒有；（3） 对于一恒等元
38、，即，满足；（4） 对，都存在一个逆元，使；则称构成一个群。如果，有，则为阿贝尔群或叫交换群。定义2.2 若，使得中元素为的次幂，是整数，则是循环群。定义2.3 有限循环群中的元素，有非零的正整数n，使得：则称满足式的最小的一个正整数称为元素的级。2、域定义2.4 非空集合中有两种运算加法和乘法，若满足：（1） 经过加法运算还是交换群，此运算中的e为0；（2） 里的不为零的元素经过乘法运算后还是交换群，此运算中的e为1；（3） 这两种运算都满足分配律，即，有；则称为一个域。域中有有限个元素时称为有限域或伽罗华域（ Galois ）。含有个元素时记作。称为的基域，为的扩域。若在中，某一元素的级为
39、，则称是本原元。2.1.1.2 有限域上多项式有限域上的n次多项式：多项式的次数是指数非零的项的最高次数，记为或。上所有的多项式构成的集合为定理2.1 对于，如果由去除，有且仅有两个多项式，满足： 式中是商式，是余式。式就是带余数的多项式除法，也记作或定义2.6设为中的一个元，系数在上，且满足的多项式中次数最低的一个就是的最小多项式。定义2.7 系数在上的一个最小多项式，其根在上，而且是本原元，这样的最小多项式称叫做本原多项式。2.1.1.3 域的构造和域元素表示域中所有个元素可以用中的的线性组合进行表示，即： 以为例，说明的构造。多项式是中一个本原多项式，设，那么 由此就能构造域。利用中的，
40、再进一步表示为：称多项式的系数为m重表示。那么由所生成的的4种表示方法见下表：表2.3 生成的幂指数形式多项式形式3重形式3重的十进制表示形式0000001100110102100401131106111710152.2.2 线性分组码2.2.2.1 基本概念线性分组码一般由两个参数表示，如线性分组码中，为信息位长度，为码字长度，编码时每位信息为一组成为信息组，其经过编码器的编码后变成位的一组码元，就是此码的码字。如果每个码元的值可以取种（为素数幂），则共有个码字。若码的长度为，则这样的数组有个，若为二进制模式，则有个。很明显，个维数组（重）就可以组成一个上的维线性空间。若这个维线性子空间是由
41、（或）个码字集合所构成的，那么就把它称为线性分组码。定义2.9 线性分组码是域上的维线性空间中的一个维子空间。定义2.10 若信息组以不变的形式，在码字的任意位置出现，该码称为系统码，否则称为非系统码。2.2.2.2 码的生成矩阵与校验矩阵线性分组码一共有个码字，它们可以组成一个维子空间，所以将这些码字能够用个相互独立的矢量所构成的一组基底来张成。在这里将这组基底写成如下形式将其写为矩阵模式如下线性分组码中所有的码字，都能够根据这些基底经过它们的线性组合来生成，即： 式中，是信息中取出位构成的信息组。所以，如果信息组可以知道，通过式便能计算出对应码字，将式的矩阵定义为码的生成矩阵。码的编码，是
42、以满足该线性分组码的最小距离或码率为前提，研究从所知道的位信息元计算出位校验元的问题。这个过程可以看作解一个方程组，这个方程组有个已知数，最终解出个未知数。可以利用一致校验矩阵来在线性分组码中建立这组方程组。任何一个码的一致校验矩阵可表示为由矩阵可以建立码的线性方程组：或简写为 或 式和表明，中各码元如果代入所确定的个方程后的等式均成立，则可确定为码字之一；也就是说如果是码字，则必满足由所确定的个线性方程。另外，生成矩阵的各行以及它们的线性组合都是码中的码字，故有及2.2.2.3 伴随式码字，通过含有噪声的信道发送，在信道中出现的错误图样设为。接收到的位的码字为，。接收端的译码器将进行译码，从
43、中得出，或者由得到错误图样，从而得到，并使译出的码字尽可能正确。由于码的每一个码字都应使式或成立，所以：若，则，若，则。说明只是与错误图样有关系，而不受发送信息的影响。令或称为接收码字的伴随式（或称校正子）。它完全由错误图样决定，它充分反映了信道中的噪声等干扰对其的影响。2.2.2.4 缩短码在某些情况下，如果不能找到一种比较合适的码长或信息位个数，可把某一码进行缩短，以满足要求。在码的码字集合中，挑选前个信息位均为0的所有码字，构成另外一个子集，由于它的前位均为0，所以这些位可以不发送，只需发送其后的位。于是这个子集就变成了的线性分组码，称它为码的一种缩短码。线性分组码有多种译码方法，如标准
44、阵列译码、伴随式译码等译码方法，但是和一般会较大，这时采用这两种译码方法会大大使译码器变得复杂，而且存储容量也会变得很大。因此属于线性分组码的一种还具有其他一些特性的循环码就应运而生，使得译码算法变得简单实用。2.2.3 循环码循环码是具有循环特性的一种线性分组码，这种编码的代数结构比较严密，还具有容易实现的编码电路与译码电路，特别是它的编码电路得到明显简化。定义2.11 一个线性分组码，如果码组中的一个码字的循环移位也是的码字，则称为循环码。循环码可以用一个多项式来表示，叫做码多项式。比如一个信息组它的码多项式写成：定理2. 3循环码中的一个位码多项式，则按模运算的余式也一定是该码中另一个码多项式。定理2. 4 上的循环码中，存在有唯一的次首一多项式每一码多项式都是的倍式，且每一个小于等于次的的倍式一定是码多项式。2.2.4 BCH码BCH是属于循环码的一种信道编码，它的结构同样非常严谨，其生成多项式和码的最小距离间关系密切，若要构造一个BCH码，直接依靠其设计的纠错能力即可。定义2.12 给定一个及其扩域，其中，是质数或其幂次形式，是正整数。如果码元素是域中的循环码，其的根中含