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1、 流水线的总结 流水线的总结 流水线的总结 首先，第一个是我们懂得了什么叫做团队精神，在流水线上工作是不能任凭离岗或 停顿下来，假如流水线上有一个人离岗或停顿将会影响整条生产线的速度，连累到整条线的员工，同时质量也要有所保证，不能马虎，哪怕是看起来不大重要，都有可能被教师检查出来重新返工，那样铺张整条生产线上的同学的时间。这就使我们学会了办事情慎重、仔细、认真的对待，学会了团结，分工和相互协调，使我们体会到团队精神在工作中的重要性。其次，我们学会了勤俭节省的好习惯，理解到什么是“粒粒皆辛苦”，的名句，同学们寻常在学校里大手大脚的花钱，而在工厂里看到员工们辛辛苦苦舍命的加班才得到哪点血汗钱时，在
2、我们自己辛辛苦苦地做板子，用自己血汗做胜利的板子，才真正的体会厂里的工人得到“钱”是来之不易。可以说这次实习给我们上了一堂无形的思想道德课，让我们受益匪浅，教育深刻。其三，我们学会了沟通，学会处理好身边的人际关系，学会在苦中作乐的技巧，在生产线上工作是比拟枯燥的，始终都反复的做那份工作，假如没有同身边的同事沟通，处理好身边的人际关系，一个人是很孤独，同时在一个工位上工作时间长了，前后工位之间将免不了有磨擦消失，处理不好，将影响我们的工作质量。这就让我们懂得了人际关系的重要性，一个好的人缘将会给我们的工作带来了无限的便利和欢快。其四，我们在工作中学会了讨论。在工作中，方法中的正确和便利性特别重要
3、，直接影响到生产的效率，我们在自己的岗位上做熟了对自己所做的工作也认真讨论起来，细心分析其方法，模具的缺点，自己研制出一套更加便捷简洁的方法来提高自己的速度和削减工作量，真正充分表达出大学生的不同之处，表达了大学生的风采。 总的来说，我们在这一次学习到了许多在校园、在课堂上、课本上学不到的东西，也使同学们了解许多和懂得了做人的道理，特殊是体会到生活中的艰辛和找工作的不简单。在此，我要感谢教师，感谢你的照看和帮忙。信任这次宝贵的经受会始终伴随着我以后的工作生活。千里之行，始于足下，我会通过这次学习，更加懂得学问和实践的积存，不断充实自己。 扩展阅读：FPGA流水线个人总结 FPGA流水线概括 之
4、前一篇博文（流水线加法器设计（Verilog）介绍了2级流水线4位全加器，原来目的是和之前不运用流水线的加法器延时进展比拟，不过结果程序写得不太好，也被codeman大侠指出了错误的地方，于是尝试一下从新改写，于是有了这篇博文。 流水线设计是用于提高所设计系统运行速度的一种有效的方法。为了保障数据的快速传输，必需使系统运行在尽可能高的频率上，但假如某些简单规律功能的完成需要较长的延时，就会使系统很难运行在高的频率上，在这种状况下，可使用流水线技术，即在长延时的规律功能快中插入触发器，使简单的规律操作分步完成，削减每个局部的处理延时，从而使系统的运行频率得以提高。流水线设计的代价是增加了存放器规
5、律，即增加了芯片资源的耗用。 流水线操作概念示意图 流水线设计的概念: 所谓流水线设计实际上就是把规模较大、层次较多的组合规律电路分为几个级，在每一级插入存放器组暂存中间数据。K级的流水线就是从组合规律的输入到输出恰好有K个存放器组（分为K级，每一级都有一个存放器组）上一级的输出是下一级的输入而又无反应的电路。 组合规律设计转化为流水线设计 上图表示如何将把组合规律设计转换为一样组合规律功能的流水线设计。组合规律设计：这个组合规律包括两级。 第一级的延迟是T1和T3两个延迟中的最大值；其次级的延迟等于T2的延迟。 为了通过这个组合规律得到稳定的计算结果输出，需要等待的传播延迟为： max(T1
6、,T3)+T2 流水线： 在从输入到输出的每一级插入存放器后，流水线设计的第一级存放器所具有的总的延迟为T1与T3时延中的最大值加上存放器的Tco（触发时间）。同样，其次级存放器延迟为T2的时延加上Tco。采纳流水线设计为取得稳定的输出总体计算周期为： max(max(T1,T3)+Tco,(T2+Tco)流水线设计需要两个时钟周期来猎取第一个计算结果，而只需要一个时钟周期来猎取随后的计算结果。开头时用来猎取第一个计算结果的两个时钟周期被称为采纳流水线设计的首次延迟（latency)。 但对于CPLD来说，器件的延迟如T1、T2和T3相对于触发器的Tco要长得多，并且存放器的建立时间Tsu也要
7、比器件的延迟快得多。因此流水线设计获得比同功能的组合规律设计更高的性能。 采纳流水线设计的优势在于它能提高吞吐量（throughput)。 首次延迟（latency）（从输入到输出）最长的路径进展初始化所需要的时间总量； 吞吐延迟执行一次重复性操作所需要的时间总量。 假设T1、T2和T3具有同样的传递延迟Tpd。组合规律设计： 首次延迟为2*Tpd吞吐延迟为2*Tpd 流水线设计： 首次延迟为2*（Tpd+Tco)吞吐延迟为Tpd+Tco 假如CPLD硬件能供应快速的Tco，则流水线设计相对于同样功能的组合规律设计能供应更大的吞吐量。 如Xilinx的XC9572-7的Tpd为7.5ns，Tco为4.5ns。 点击看原图 点击看原图 点击看原图 上图是上述4级流水线加法器的框图，从该图可以看出，上面的加法器采纳5级缓存、4级加法，每一个加法器实现8位数据和一个进位的相加，整个加法器只受8位全加器的工作速度的限制。 点击看原图 例化后可以看到4个8位全加器和缓存。顶层测试程序： 布线布局后仿真（选择XC3S500E） 点击看原图 4个时钟周期后获得计算结果。 延时也许为5ns。 留意： 要留意在加法的过程中的位宽问题 cout,sum 友情提示：本文中关于流水线的总结给出的范例仅供您参考拓展思维使用，流水线的总结：该篇文章建议您自主创作。