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1、 1 VLSI 设计基础复习资料 1.为什么 CMOS（含 BiCMOS）工艺成为 VLSI 主流工艺？其最大特点是什么？在微电子技术领域，集成电路的制造有两个主要的实现技术：双极技术与 MOS技术。CMOS 以其结构简单，集成度高，耗散功率小等优点，成为当今 VLSI 制造的主流技术。其最大特点是耗散功率小。2.说明 MOS 器件的基本工作原理。它与 BJT 基本工作原理的区别是什么？MOS器件基于表面感应的原理，是利用垂直的栅压VGS实现对水平 IDS的控制。它是多子（多数载流子）器件。用跨导描述其放大能力。双极型晶体管(BJT)是利用发射结、集电结成的体内器件，由基极电流控制集电极电流的
2、两种载流子均起作用的器件。用电流放大系数描述其放大能力。3.为什么说硅栅工艺优于铝栅工艺？硅栅工艺是利用重掺杂的多晶硅来代替铝做为MOS 管的栅电极，使 MOS 电路特性得到很大改善，它使|VTP|下降 1.1V，也容易获得合适的 VTN值并能提高开关速度和集成度。硅栅工艺具有自对准作用，这是由于硅具有耐高温的性质。栅电极，更确切的说是在栅电极下面的介质层，是限定源、漏扩散区边界的扩散掩膜，使栅区与源、漏交迭的密勒电容大大减小，也使其它寄生电容减小，使器件的频率特性得到提高。另外，在源、漏扩散之前进行栅氧化，也意味着可得到浅结。铝栅工艺为了保证栅金属与漏极铝引线之间看一定的间隔，要求漏扩散区面
3、积要大些。而在硅栅工艺中覆盖源漏极的铝引线可重迭到栅区，这是因为有一绝缘层将栅区与源漏极引线隔开，从而可使结面积减少 30%-40%。硅栅工艺还可提高集成度，这不仅 2 是因为扩散自对准作用可使单元面积大为缩小，而且因为硅栅工艺可以使用“二层半布线”即一层铝布线，一层重掺杂多晶硅布线，一层重掺杂的扩散层布线。由于在制作扩散层时，多晶硅要起掩膜作用，所以扩散层不能与多晶硅层交叉，故称为两层半布线铝栅工艺只有两层布线：一层铝布线，一层扩散层布线。硅栅工艺由于有两层半布线，既可使芯片面积比铝栅缩小50%又可增加布线灵活性。当然，硅栅工艺较之铝栅工艺复杂得多，需增加多晶硅淀积、等离子刻蚀工序，而且由于
4、表面层次多，台阶比较高，表面断铝，增加了光刻的困难，所以又发展了以 Si3N4 作掩膜的局部氧化 LOCOS(Local Oxidation Isolation for MOSIC)工艺，或称等平面硅栅工艺。4.画出 MOS 器件的输出特性曲线。指出 MOS 器件和 BJT 输出特性曲线的异同。双极性晶体管的输出特性曲线形状与 MOS 器件的输出特性曲线相似，但线性区与饱和区恰好相反。MOS 器件的输出特性曲线的参变量是 VGS，双极性晶体管的输出特性曲线的参变量是基极电流 IB。3 5.画出增强型(Enhancement)NMOS 晶体管和耗尽型(Depletion)NMOS 晶体管的输出特
5、性曲线。标出它们阈值电压 VT(Threshold voltage)、夹断电压 VP(pinch-off)的符号。耗尽型 NMOS 晶体管夹断电压 VP的符号为负。增强型 NMOS 晶体管阈值电压VT的符号为正。6.列出影响 MOS 晶的阈值电压 VT 的因素。为什么硅栅 NMOS 器件相对于铝栅NMOS 器件容易获得增强型器件？第一个影响阈值电压的因素是作为介质的二氧化硅(栅氧化层)中的电荷 Qss以及电荷的性质。第二个影响阈值电压的因素是衬底的掺杂浓度。第三个影响阈值电压的因素是由栅氧化层厚度tOX决定的单位面积栅电容的大小。第四个对器件阈值电压具有重要影响的参数是栅材料与硅衬底的功函数差
6、 MS的数值。铝栅的 MS为-0.3V 硅栅为+0.8V。所以硅栅 NMOS 器件相对于铝栅 NMOS器件容易获得增强型器件。7.写出 MOS 晶体管的线性区、饱和区和截止区的电流-电压特性方程。何谓萨式方程？4 萨式方程就有 MOS 晶体管的电流-电压特性方程。8.说明 MOS 晶体管的最高工作频率同栅极输入电容之间的关系。MOS 晶体管的最高工作频率栅极输入电容正比于栅区面积乘单位面积栅电容。9.什么是 MOS 晶体管的衬底偏置效应？CMOS 倒相器有衬底偏置效应吗？当 MOS 晶体管的源极和衬底不相连时，即 VBS(Bulk-Source)0 的情况，由基本的pn 结理论可知，处于反偏的
7、 pn 结的耗尽层将展宽。由于栅电容两边电荷守衡，所以，在栅上电荷没有改变的情况下，耗尽层电荷的增加，必然导致沟道中可动电荷的减少，从而导致导电水平下降。若要维持原有的导电水平，必须增加栅压，即增加栅上的电荷数。对器件而言，衬底偏置电压的存在，将使 MOS 晶体管的阈值电压的数值提高。对 NMOS，VTN更正，对 PMOS，VTP更负，即阈值电压的绝对值提高了。CMOS 倒相器没有衬底偏置效应，但 CMOS 传输门有。10.为什么通常 PMOS 管的(WL)P 比 NMOS 管的宽长比(WL)N大？大多少倍？因为有效电子迁移率比有效空穴迁移率约高出2.5 倍，为保证导电因子相等，进而保证有对称
8、的电流特性、跨导等，往往在设计输出级电路时，要求 PMOS 管的(WL)P 比 NMOS 管的宽长比(WL)N大 2.5 倍。11.NMOS 传输门和 PMOS 传输门在传输高电平和低电平时，各有什么特点。NMOS 传输门在传输高电平时，有阈值电压损耗，NMOS 传输门可以完全地传 5 输低电平。PMOS 传输门在传输低电平时，有阈值电压损耗，PMOS 传输门可以完全地传输高电平。12.何谓三态逻辑？三态门是一种非常有用的逻辑部件，它被广泛地应用在总线结构的电路系统中。所谓三态逻辑，是指该逻辑门除了正常的“0”、“1”两种输出状态外，还存在第三态：高阻输出态(Z)。13.画出 CMOS 传输门
9、的电路图，它有衬底偏置效应吗？CMOS 传输门有衬底偏置效应。14.电学设计规则包括哪些内容？包括 3 个方面，即工艺参数、晶体管的电学参数、电阻参数。15.工艺对设计的制约包括哪些方面？l)最小加工尺寸和集成度对设计的制约。任何一条工艺线均有标称加工尺寸，这样的标称尺寸就决定了我们设计的MOS 器件的沟道长度L。另一方面，即使是具有相同的标称尺寸，在各图形具体的加工精度上还有差别。工艺线的加工还有一个最大芯片尺寸(粗略地反应了集成度)的限制。2)标准工艺流程对特殊工艺要求的制约。通常是要求设计迁就工艺，如果不是特别的需要，设计者尽量地不要增加额外的工艺要求。3)工艺参数对设计的制约。由工艺决
10、定的电路的重 6 要参数有阈值电压、薄层电阻和单位面积电容等。16.版图设计规则包括哪些内容？设计规则由两个子集组成：几何设计规则和电学设计规则。几何设计规则给出的是一组版图设计的最小允许尺寸，设计者不能突破这些最小尺寸的限制，也就是说，在设计版图时对这些位置的版图图形尺寸，只能是大于或等于设计规则的描述，而不能小于这些尺寸，它是集成电路版图设计的依据。这些规定是以掩膜版各层几何图形的宽度、间距及重叠量等最小容许值的形式出现的。设计规则本身并不代表光刻、化学腐蚀、对准容差的极限尺寸，它所代表的是容差的要求。电学设计规则给出的是将具体的工艺参数及其结果抽象出的电学参数，是电路与系统设计、模拟的依
11、据 17.说明图 4-4 所示硅栅 NMOS 或非结构 ROM 的局部版图的区别。图 4-4(a)所示的硅栅 NMOS 或非结构 ROM 的版图，以多晶硅条为字线(图中水平线)，以铝线做位线(图中竖直线)，以 n+扩散区做地线，并且地线间隔排列即采用共用地线(共用源区)结构，在需要制作 NMOS 管的字线、位线交叉点处做一个 n+扩散区形成源漏，与水平硅栅构成 NMOS 晶体管。图 4-4(b)则显示了另一种结构的硅 7 栅 NMOS ROM。与(a)图不同的是，它在所有的字线、位线交义点都制作 NMOS 管，所不同的是有的 NMOS 管能够在正常信号下工作，有的则不能工作。它采用离子注入的方
12、法，在不需要 NMOS 管的地方，预先在多晶硅下注入硼离子，使此处的衬底表面 P 型杂质浓度提高，使 NMOS 管的阈值电压提高到大于电源电压，这样，字线上的信号不能使此处的 NMOS 管导通，从而该 NMOS 管不起作用，达到选择的效果。在这两种结构中值得注意的是，由于用扩散区做地线，为防止扩散电阻使地线的串联电阻过大，ROM 块不能很大，对大容量 ROM 应分块处理。18.说明采用离子注入方法确定晶体管选择的优点。采用离子注入的方法确定晶体管的选择的优点是：结构简单，对不同的数据或逻辑，只需块掩模版就可以加以确定；保密性好，由于离子注入采用的是光刻胶保护，注入完毕后去除光刻胶，在硅片表面不
13、留图形痕迹。19.说明如图所示采用标准 CMOS 结构 MUX 电路中，逻辑电平提升电路的工作原理。逻辑电平提升电路是一个由倒相器和 PMOS 管组成的正反馈回路。当 NMOS结构的 MUX 在传输高电平时，随着 Z 端电位不断地上升(对节点电容充电)，倒相器的输出电位不断地下降，使得 PMOS 管由原先的截止转向导通，加快了 Z 点电位的提升速度，这时，即使 MUX 中的 NMOS 管已经截止(因为阈值损耗)，通过导通的 PMOS 管仍然能够将 Z 点的电位提升到电源电压 VDD。另一方面，在 MUX 的输出端还同时得到了一个反相的信号，增加了逻辑运用的灵活性。8 20.依据下表，设计一个实
14、现四种逻辑操作的电路，其中控制信号为 K1K0，逻辑输入为 A、B，当 K1K0=00 时，实现 A、B 的与非操作；当 K1K0=01 时，实现 A、B 的或非操作；当 K1K0=10 时，实现 A、B 的异或操作；当 K1K0=11 时，实现A 信号的倒相操作。分析：首先，我们可以确定采用四到一 MUX 能够实现所需的四种逻辑操作，接下来的任务是产生所需的四种控制编码 C3C0，同时，这四种控制编码又对应了ABABABABA,BZAB ABBABAABABABABABABABABBABA 9 外部的二位控制信号 K1K0，因此，该逻辑应由两部分组成：编码产生与控制逻辑和四到一的 MUX。查
15、表可知，当实现 A、B 与非操作时，C0C3 为 1110；当实现 A、B 或非操作时，C0C3 为 1000；当实现 A、B 异或操作时，C0C3 为 0110；当实现 A 信号倒相操作时，C0C3 为 1010；21.用或非-或非结构的 PLA 设计一个实现四种逻辑操作的电路，其中控制信号为K1K0，逻辑输入为 A、B，当 K1K0=00 时，实现 A、B 的与非操作；当 K1K0=01时，实现 A、B 的或非操作；当 K1K0=10 时，实现 A、B 的异或操作；当 K1K0=11时，实现 A 信号的倒相操作。解：依题意可知，01010101010101010101AKKABKKABKK
16、BAKKBKKAKKAKKABABKKBAKKBAKKZ 10 22.门阵列的单元库通常提供什么信息？门阵列的单元库可提供如下信息：(1)单元库具备单元电路图、逻辑图、功能描述、电学参数等电路单元信息，并以手册形式提供给 ASIC 设计者选用；(2)提供门阵列设计所需要的图形符号库，电路功能库、单元内部版图数据库，以供特定的CAD 系统应用；(3)提供与工艺制造相关的资料、信息；(4)提供单元电路的几何尺寸、版图数据。23.为什么通常用四管单元做为 CMOS 门阵列的标准门？所谓的标准门是用于定义门阵列规模的参考。以现在被广泛应用的 CMOS 门阵列为例，它的规模是用标准二输入“与非门”或二输
17、入“或非门”进行定义。这样的一个标准门有两对 MOS 管：两只 PMOS 和两只 NMOS，它也被称为四管单元。四管单元又可构成一个倒相器和一个传输门。如果说 4000 门规模，则表示在门阵列的内部将有 16000 只 MOS 管，这里并未计及 I/O 单元引入的晶体管数量。24.如果门阵列采用双层金属布线，通常采用何种布线方式？11 如果门阵列的布线结构采用水平布线和垂直布线严格分层的设计规则。是双层金属引线，通常也是一层为水平布线，一层为垂直布线。25.已知下列版图，提取出相应的电路图。26.微处理器内部结构由哪几部分构成？微处理器的内部结构主要包括数据通路、控制通路和总线接口。数据通路为
18、进行算术/逻辑运算的运算器，有存放操作数和中间结果的寄存器堆和移位器等。控制通路包括指令寄存器、指令译码器和控制电路。总线接口部分包括数据总线和地址总线的缓冲器等。12 27.下图是 ALU 的外部信号结构图。简要说明 ALU 是如何工作的。ALU 是数据空间的最重要的单元，是微处理器的运算核心，程序所需的各种主要的算术运算和逻辑操作都是通过 ALU 完成。在控制代码的控制下产生不同的逻辑和算术函数，完成输入数据的处理，实现多种功能。ALU 内部不需要对数据进行寄存，对输入数据立即产生反应，是组合逻辑结构。操作数 A 和 B 提供基本的输入数据，操作码作为控制信息，对所需的操作进行选择和控制，标志位表达操作属性。操作数的位数有微处理器的基本数据宽度决定，操作码的位数有所需进行的操作与运算类型数量决定。ALU 的核心是全加器，配合相应的函数发生器即可进行多种算术运算和逻辑操作。28.什么是全加器？算术逻辑单元 ALU 是进行各种基本运算的部件，包括加、减等算术运算，与、或等逻辑运算以及移位运算，其中最主要的是加法。当两个输入的二进制数相加时，考虑到有进位的加法器称为全加器。29.如图所示电路实现了四种逻辑操作，分析电路逻辑，完成下表。