《数字钟电路设计报告.docx》由会员分享，可在线阅读，更多相关《数字钟电路设计报告.docx（4页珍藏版）》请在taowenge.com淘文阁网|工程机械CAD图纸|机械工程制图|CAD装配图下载|SolidWorks_CaTia_CAD_UG_PROE_设计图分享下载上搜索。
1、 数字钟电路设计报告 电子技术课程设计指导书 课程设计 设计题目：数字钟电路设计 数字钟是一种用数字显示秒、分、时的计时装置，与传统的机械钟相比，它具有走时精确，显示直观、无机械传动装置等优点，因而得到了广泛的应用。小到人们日常生活中的电子手表，大到车站、码头、机场等公共场所的大型数显电子钟。在掌握系统中也常用来做定时掌握的时钟源。 要实现的功能： （1）具用时、分、秒十进制数字显示的计时器功能； （2）具有手动校时、校分的功能； （3）通过开关能实现小时的十二进制和二十四进制转换； （4）具有整点报时功能。 主要集成芯片： 计时单元 74160 报时单元 74192 总体方案设计 数字钟由振
2、荡器、分频器、计数器、译码显示、报时等电路组成。其中振荡器和分频器组成标准秒信号发生器，直接打算计时系统的精度。由不同进制的计数器、译码器和显示器组成计时系统。将标准秒信号送入采纳60进制的“秒计数器”，每累计60sec就发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。“分计数器”也采纳60进制计数器，每累计60min，发出一个“时脉冲”，该信号将被送到“时计数器”。“时计数器”采纳12或24进制计数器，可实现对一天12h或24h的累计。译码显示电路将“时”、“分”、“秒”计数器的输出状态通过6位7段译码显示器显示出来，可进展整点报时，计时消失误差时，可以用校时电路校时、校分。数字
3、钟的原理框图如图2.1所示。 图2.1 数字钟原理框图 各个局部的电路设计 （1） 秒脉冲产生电路 秒脉冲产生电路在此例中的主要功能有两个：一是产生标准脉冲信号，二是可供应整点报时所需要的频率信号。可用1Hz的秒脉冲时钟信号源替代。 图2.2 1Hz的秒脉冲时钟信号源 （2） 秒、分、时计时器电路 秒计时器本质上为对1Hz的秒脉冲时钟信号源进展60进制计数的计数器，其由一个10进制计数器（个位）和一个6进制计数器（十位）串接组成。个位与十位计数器之间采纳同步级联复位方式，将个位计数器的进位输出端RCO接至十位计数器的时钟信号输入端CLK，完成个位对十位计数器的进位掌握。十位计数器选择QB和QC
4、端做反应端，经与非门输出至掌握清零端CLR，形成6进制计数形式。十位计数器的反应清零信号经非门变为高电平，可作为60进制计数器的进位信号。如下列图中，U2中QA-QB送个位数码管显示，U1中QA-QB送十位数码管显示，U2的CLR接1Hz信号源，U1的CLR经非门接高位计数器（分计数器）的时钟信号端。 分计时器与秒计时器根本全都。 时计数器则采纳置数复位的方法，CLR端接高电平，LOAD端接12和24进制的反应。由于有两种进制的置数，所以用两个开关同时掌握，J1开关掌握反应的转换，J3开关掌握置数的转换。12进制时要把个位直接从12点调到一点，所以U14的A接高电平置1。如下列图 校时校分电路
5、分别用J5、J6两个开关通过给CLR端输入脉冲来调整转变时间。 整点报时局部使用了两片74192芯片，通过减法计数实现几点响几下。两片的输入端分别接时计数器的个位和十位输出，输出端接或非门来推断是否减到了0，输出端和一个脉冲信号接一个与门掌握蜂鸣器发声。LOAD置数端接分计时的进位端来掌握置数（到整点时有进位则开头响）。 整个电路如图 心得 这次课程设计虽然只是做了仿真的设计，但我对电路的设计安排，74160、74192芯片的使用有了深刻的体会，对于数字钟的概念和设计方法有了深刻的熟悉。以前只是做过像计数器之类简洁电路的设计，数字钟是多种学问的综合。通过综合设计我对于数字电路的理解又上升了一个高度。 5