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1、第五章 中央处理器习题1、有一主频为25MHz的微处理器，平均每条指令的执行时间为两个机器周期，每个机器周期由两个时钟脉冲组成。(1)假定存储器为“0等待，求计算机平均速度每秒执行的机器指令条数。(2)假设存储器速度较慢，每两个机器周期中有一个访问存储器周期，需插入两个时钟的等待时间，求计算机器平均速度。解：(1)存储器“0等待是假设在访问存储器时，存储周期=机器周期，此时机器周期=主振周期2(一个机器周期由两个时钟脉冲组成s指令周期=2机器周期s机器平均速度(2)假设每两个机器周期有一个是访存，那么需要插入两个时钟的等待时间，所以指令周期=s+机器平均速度2、某计算机有80条指令，平均每条指
2、令由12条微指令组成，其中有一条取指微指令是所有指令公用的，设微指令长度为32位。请算出控制存储器容量。解：微指令所占的单元总数=(1+8011)32=88132所以控制存储器容量可选1K32。取指伪指令取指伪指令3、某机采用微程序控制器，每一条机器指令的执行过程均可分解成8条微指令组成的微程序，该机指令系统采用6位定长操作码格式。(1)控制存储器至少应能容纳多少条微指令？(2)如何确定机器指令操作码与该指令微程序起始地址的对应关系，请给出具体方案。解：(1)由于一条机器指令可以分解为8条微指令，并且机器指令系统采用6位定长编码，6位定长操作码总共有26=64种不同的组合，可容纳的微指令条数为
3、648=512。(2)根据以上分析，控制存储器至少要有512个单元，所以微地址至少为9位。可用操作码直接修改微地址的6位，从而形成多路分支转移。可能采用的一种修改方案如下：OP6 OP5 OP4 OP3 OP2 OP1 AR8 AR7 AR6 AR5 AR4 AR3 因为每条指令包括8条微指令，所以OP与微程序地址的高六位对应，而低三位用于指示这条指令内的微指令号，就相当于块内地址一样。4、某运算器的根本结构如图1所示，它具有+(加)、-(减)、M(传送)三种操作。(1)写出图1中112表示的运算器的微命令。(2)指出相斥性微操作。(3)设计适合此运算器的微指令格式。图2 某运算器的根本结构图
4、解：解：(1)上上图图2中中112表示的运算器操作的微命令分表示的运算器操作的微命令分别为别为 1：+2：-3：M 4：R1A 5：R2A 6：R3A 7：R3B 8：R2B 9：R1B10：BUSR1 11：BUS R2 12：BUSR3(2)以下几以下几组组微命令相斥的：微命令相斥的：+、-、MR1A、R2A、R3AR1B、R2B、R3BBUSR1、BUS R2、BUSR3(3)此运算器的微指令格式如此运算器的微指令格式如图图2所示所示 00：不操作：不操作 00：不操作：不操作 00：不操作：不操作 00：不操作：不操作 01：+01：R1A 01：R1B 01：BUSR1 10：-10
5、：R2A 10：R2B 10：BUS R211：M 11：R3A 11：R3B 11：BUSR3图图2 2 微指令格式微指令格式5、某机采用微程序控制方式，其存储器容量为51240bit，微程序在整个控制存储器中实现转移，可控制微程序的条件共12个，微指令采用水平型格式，后继微指令地址采用断定方式，如下所示：(1)微指令中的三个字段分别应为多少位？(2)画出对应这种微指令格式的微程序控制器逻辑框图。解：(1)假设判别测试字段中每一位为一个判别标志，那么由于有12个转移条件，故该字段为4位，下地址字段为9位。由于控制容量为512单元，微命令字段是(40-4-9)=27位。微命令字段 判别测试字段
6、 下地址字段操作控制顺序控制(2)对应上述微指令格式的微程序控制器逻辑框图如以下图所示。其中微地址存放器对应下地址字段，P字段即为判别测试字段，控制字段即为微命令字段，后两局部组成微指令存放器。地址转移逻辑的输入是指令存放器OP码，和各状态条件以及判别测试字段所给的判别标志某一位为1，其输出修改地址存放器的适当位数，从而实现微程序的分支转移。地址译码控制存储器微地址寄存器OPP字段 控制字段微命令信号地址转移逻辑状态条件指令寄存器(IR)图3 微程序控制器逻辑框图6、CPU结构如图4所示，其中包括一个累加存放器AC、一个状态存放器和其他四个存放器，各局部之间的连线表示数据通路，箭头表示信息传送
7、方向。(1)标明图4中的四个存放器的名称。(2)简述取指令的数据通路。(3)简述完成指令LDA X的数据通路X为内存地址，LDA功能为(X)(AC)。(4)简述完成指令ADD Y的数据通路Y为内存地址，ADD功能为(AC)+(Y)(AC)。(5)简述完成指令STA Z的数据通路Z为内存地址，STA功能为(AC)(Z)。解：解：(1)A为数据缓冲存放器为数据缓冲存放器MDR，B为指令存放器为指令存放器IR；C为主为主存地址存放器存地址存放器MAR，D为程序计数器为程序计数器PC。(2)取指令的数据通路：取指令的数据通路：PCMARMMMDRIR(3)指令指令LDA X的数据通路：的数据通路：XM
8、ARMMMDRALUAC(4)指令指令ADD Y的数据通路：的数据通路：YMARMMMDRALUADDAC(5)指令指令STA Z的数据通路：的数据通路：ZMAR，ACMDRMM状态寄存器操作控制器ALUACADCB+1主 存 储 器 MM图4 CPU结构图7、图5所示为双总线结构的CPU数据通路，线上标有控制信号，未标字符的线为直通。试分析以下几条指令的操作流程：MOV R0,R1;(R1)R0 MOV R0,(R1);(R1)R0 MOV(R0),R1;(R1)(R0)MOV(R0),(R1);(R1)(R0)MOV R0,#N;NR0控制器IRPCARMDRR0 R1 R2 R3XYAL
9、UBBUSABUSIRoIRiPCoPCiARoARiDRoDRiR0oR0iR1oR1iR2oR2iR3oR3iYiXiFoG+-R/W+1图5 双总线结构的CPU数据通路 MOV(R0),#N;N(R0)MOV R0,#N;(N)R0 MOV(R0),#N;(N)(R0)MOV#N,R1;(R1)N MOV#N,(R1);(R1)N其中为单字长指令，指令格式为：为双字长指令，指令格式为：OP XD RD XS RS X8位 2位 2位 2位 2位OP XD RD XS RS 8位 2位 2位 2位 2位PCARPC+1PCMDRDRIRR1R0图1 MOV R0,R1的操作流程图PCo,G
10、,ARi+1R(读信号)DRo,G,IRiR1o,G,R0iPCARPC+1PCMDRDRIRR1ARMDRDRR0图2 MOV R0,(R1)的操作流程图PCo,G,ARi+1R(读信号)DRo,G,IRiR1o,G,ARiRDRo,G,R0iPCARPC+1PCMDRDRIRR1DRR0ARDRM图3 MOV(R0),R1的操作流程图PCo,G,ARi+1R(读信号)DRo,G,IRiR1o,G,DRiR0o,G,ARiW(写信号)PCARPC+1PCMDRDRIRR1ARMDR图4 MOV(R0),(R1)的操作流程图R0ARDRMPCo,G,ARi+1R(读信号)DRo,G,IRiR1
11、o,G,ARiRR0o,G,ARiWPCARPC+1PCMDRDRIRPCARPC+1PCMDRDRR0图5 MOV R0,#N的操作流程图PCo,G,ARi+1R(读信号)DRo,G,IRiPCo,G,ARi+1R(读信号)DRo,G,R0iPCo,G,ARi+1R图6 MOV(R0),#N的操作流程图PCo,G,ARi+1R(读信号)DRo,G,IRiR0ARDRMR0o,G,ARiWPCARPC+1PCMDRDRIRPCARPC+1PCMDRPCARPC+1PCMDRDRIRPCARPC+1PCMDRDRAR图7 MOV R0,#N的操作流程图PCo,G,ARi+1R(读信号)DRo,G
12、,IRiPCo,G,ARi+1RDRo,G,ARiMDRDRR0RDRo,G,R0iPCARPC+1PCMDRDRIRPCARPC+1PCMDRDRAR图8 MOV(R0),#N的操作流程图MDRR0ARDRMPCo,G,ARi+1R(读信号)DRo,G,IRiPCo,G,ARi+1RDRo,G,ARiRR0o,G,ARiW8、某双总线模型机如下图。双总线分别记为B1和B2；图中连线和方向标明数据通路及流向，并注有相应的控制信号微命令；A、B、C、D为四个通用存放器；X为暂存器；M为多路选择器，用于选择进入暂存器X的数据，存储器为双端口，分别面向总线B1和B2。OP N 译码PCALUXMAB
13、CDAR1AR2DR1DR2MMB1B2B1IRRD2WR2RD1WR1全1XB1XB1X+1ANDORADD+1IRNB2B1PCB1DR1B1DR2B1AR1B2AR2AB1BB1CB1DB1AB2BB2CB2DB2图10 某双总线模型机结构图解：PCAR1MMDR1DR1IRPC+1PCPCB1,B1AR1PC+1RD1(读信号)DR1B1,B1IR图1 取指令周期流程图DR1B1,B1XAAR1BAR2DR1XDR1MMMMDR1MMDR2AB1,B1AR1BB2,B2AR2RD1RD2WR1图2 ADD(A),(B)的执行流程图X+B2DR1DR1B1,B1XAB1NAR2X+B2+
14、1AB1XMMDR2AB1NB2,B2AR2B1XRD2ADD,+1,B1A图3 SUB N,A的执行流程图AB2B2DR2DR2MMAAR1DR1XDR1MMMMDR1AB1,B1AR1RD1DR1B1,B1XWR1图4 AND(A),#N的执行流程图NB2NB2X AND B2DR1AND,B1DR1PCXNB2PCB1,B1X图6 JMP Label的执行流程图X+B2PCADD,B1PCBB1NB2X+B2AR1B1XADD,B1AR1DR1B1DR1MMMMDR1RD1+1,B1DR1WR1图5 NEG(B+N)的执行流程图B1XDR1B1X+1DR1ADD,B2CX+B2C全1XC
15、B2CB2图7 DEC C的执行流程图 000:不操作001:AB1010:BB1011:CB1100:DB1101:PCB1110:DR1B10000:不操作0001:B1A0010:B1B0011:B1C0100:B1D0101:B1PC0110:B1DR10111:B1AR11000:B1IR1001:B1X1010:/B1X1011:全1X000:不操作001:AB2010:BB2011:CB2100:DB2101:NB2110:DR2B2000:不操作001:B2A010:B2B011:B2C100:B2D101:B2AR2110:B2DR2000:不操作001:ADD010:AND
16、011:OR 00:不操作01:WR110:RD10:不操作1:10:不操作1:+1PC00:不操作01:WR210:RD2图8 微指令格式按字段直接编码方式设计的微命令格式如图按字段直接编码方式设计的微命令格式如图8所示。所示。9、图9为单总线结构的CPU结构图，所需的控制信号表在图上。试分析以下几条指令的执行过程，并标出所需的控制信号。控制信号指令译码/控制器PCMARMDRR0RnYA BALUZOP A MMABUSDBUS+1PCIRIR(A)oIRiPCoMARoMDRoPCiMARiMDRiR0oR0iRnoRniYiZoR/W微操作控制信号图9 单总线结构的CPU结构图解：解：
17、(1)指令ADD Z,(MEM)的执行过程PCMAR;PCo,MARiPC+1PC;+1PCDBUSMDRIR;R,MDRo,IRiIR(A)MAR;IR(A)o,MARiDBUSMDR;RMDRY;MDRo,YiZ+YZ;Zo,ADD(2)指令ADD R3,R1,R2的执行过程PCMAR;PCo,MARiPC+1PC;+1PCDBUSMDRIR;R,MDRo,IRiR1Y;R1o,YiR2+YZ;R2o,ADDZR3;Zo,R3i(3)指令STA 40的执行过程PCMAR;PCo,MARiPC+1PC;+1PCDBUSMDRIR;R,MDRo,IRiIR(A)MAR;IR(A)o,MARiZ
18、MDRM;Zo,MDRi,W(4)指令ROL(MEM)的执行过程PCMAR;PCo,MARiPC+1PC;+1PCDBUSMDRIR;R,MDRo,IRiIR(A)MAR;IR(A)o,MARiDBUSMDR;RMDRR1;MDRo,R1iROL R1;ROLR1MDRM;R1o,MDRi,W(6)指令LOAD R1,MEM的执行过程PCMAR;PCo,MARiPC+1PC;+1PCDBUSMDRIR;R,MDRo,IRiIR(A)MAR;IR(A)o,MARiDBUSMDR;RMDRR1;MDRo,R1i(8)指令BR offs的执行过程PCMAR;PCo,MARiPC+1PC;+1PCDB
19、USMDRIR;R,MDRo,IRiPCY;R1o,YiY+IR(A)Z;R2o,ADDZPC;Zo,PCi(5)指令JMP X的执行过程PCMAR;PCo,MARiPC+1PC;+1PCDBUSMDRIR;R,MDRo,IRiIR(A)PC;IR(A)o,PCi(7)指令STORE MEM,R1的执行过程PCMAR;PCo,MARiPC+1PC;+1PCDBUSMDRIR;R,MDRo,IRiIR(A)MAR;IR(A)o,MARiR1MDRM;R1o,MDRi,W10、某假想主机主要部件如、某假想主机主要部件如图图11所示，其中所示，其中R0R1为为通用存放器，通用存放器，A、B为暂为暂存
20、存器，部件名称已器，部件名称已标标于于图图上。上。(1)画出数据通路，并画出数据通路，并标标出控制信号。出控制信号。(2)给给出以下指令的流程出以下指令的流程图图及微操作序列。及微操作序列。MOV R1,R0;(R0)R1MOV R1,(R0);(R0)R1MOV(R1),R0;(R0)(R1)ADD(R1),R2;(R1)+(R2)(R1)指令格式如下：指令格式如下：OP MODD RD MODS RS 15 12 11 9 8 6 5 3 2 0目的操作数目的操作数源操作数源操作数MOD=000寄存器寄存器寻寻址址汇编汇编符号：符号：RnMOD=001寄存器寄存器间间接接寻寻址址汇编汇编符
21、号：符号：(Rn)移位器ALUAB+1R0R1R2R3IRPCMARMDRMM微命令形成部件图11 假想主机主要部件解：(1)数据通路及控制信号如图12所示。(2)三条MOV指令的操作流程图如图13所示。(3)指令ADD(R1),R2的操作流程及微操作序列如图14所示R0R1R2R3IRPCMARMDRMM微命令形成部件左移右移移位器BUS直通BUSR0BUSR1BUSR2BUSR3BUSBUSIRBUSPCBUSMARBUSMDRBUSABUSB+1PCR/W图12 数据通路及控制信号移位器ALUAB+1PCMARPC+1PCMMDRMDRIRPCBUS,BUSMARRMDRBUS,BUSI
22、R+1PCR0BUSBUSR1R0BUSBUSMARMMDRMDRR1R1MARR0MDRMDRMR1BUS,BUSMARR0BUS,BUSMDRRMOV R1,R0MOV(R1),R0图13 三条MOV指令的操作流程图MOV R1,(R0)PCMARMMMARMDRIRR2AR1MARMMMDRMDRBA+BMDRMDRMMPCBUS,BUSMARRMDRBUS,BUSIRR2BUS,BUSAR1BUS,BUSMARRMDRBUS,BUSB+,移位器BUS,BUSMDRW图14 ADD(R1),R2的操作流程及微操作序列11、设某一个任务需要8个加工部件加工才能完成，每个加工部件加工需要时间
23、为T，现采用流水线加工方式，要完成100个任务，共需要多少时间？并简单表达流水线加工方式在饱和段加工的特点。解：所需时间=(100+7)T=107T在饱和段流水线每T时间完成一个任务，流水线负荷工作。1212、今有、今有4 4级流水线，分别完成取指令、指令译码并取数、级流水线，分别完成取指令、指令译码并取数、运算、送结果四步操作，假设完成各步操作的时间依次为运算、送结果四步操作，假设完成各步操作的时间依次为100ns100ns，100ns100ns，80ns80ns，50ns50ns。流水线的操作周期应设计为多少？流水线的操作周期应设计为多少？假设相邻两条指令发生数据相关，且在硬件上采取措施，
24、假设相邻两条指令发生数据相关，且在硬件上采取措施，那么第那么第2 2条指令要推迟多少时间？条指令要推迟多少时间？假设对硬件加以改进，那么第假设对硬件加以改进，那么第2 2条指令至少要推迟多少时条指令至少要推迟多少时间？间？解：解：流水线的操作周期应按各步操作的最大时间来考虑，流水线的操作周期应按各步操作的最大时间来考虑，即流水线的时钟周期为即流水线的时钟周期为100ns100ns。假设相邻两条指令发生数据相关，就停顿第假设相邻两条指令发生数据相关，就停顿第2 2条指令的执条指令的执行，直到前面的指令结果已经产生，因此至少要推迟行，直到前面的指令结果已经产生，因此至少要推迟2 2个个CPUCPU
25、周期。周期。假设对硬件加以改进，如采用专用的通路技术，那么第假设对硬件加以改进，如采用专用的通路技术，那么第2 2条指令的执行不会被推迟。条指令的执行不会被推迟。1313、用时空图法证明流水、用时空图法证明流水CPUCPU比非流水比非流水CPUCPU具有更高的吞吐率。具有更高的吞吐率。解：如图解：如图a a所示，假设指令周期包含四个子过程，取指令所示，假设指令周期包含四个子过程，取指令(IF)(IF)、指令译码、指令译码(ID)(ID)、取操作数、取操作数(EX)(EX)、进行运算、进行运算(WB)(WB)，每个子过程称为过程段，每个子过程称为过程段(Si)(Si)，这样，一个流，这样，一个流
26、水线由一系列串连的过程段组成。在统一时钟信号控制下，数据从一个过程段流向水线由一系列串连的过程段组成。在统一时钟信号控制下，数据从一个过程段流向相邻的过程段。相邻的过程段。图图b b表示非流水表示非流水CPUCPU的时空图。由于上一条指令的四个子过程全部执行完毕的时空图。由于上一条指令的四个子过程全部执行完毕后才能开始下一条指令，因此每隔后才能开始下一条指令，因此每隔4 4个单位时间才有一个输出结果，即一条指令执个单位时间才有一个输出结果，即一条指令执行结束。行结束。图图c c表示流水表示流水CPUCPU的时空图。由于上一条指令与下一条指令的四个过程在时的时空图。由于上一条指令与下一条指令的四
27、个过程在时间上可以重叠执行，因此，当流水线满载时，每一个单位时间就可以输出一个结果，间上可以重叠执行，因此，当流水线满载时，每一个单位时间就可以输出一个结果，即执行一条指令。即执行一条指令。比较后发现：流水比较后发现：流水CPUCPU在在8 8个单位时间中执行了个单位时间中执行了5 5条指令，而非流水条指令，而非流水CPUCPU仅仅执行执行2 2条指令，因此流水条指令，因此流水CPUCPU具有更强大的数据吞吐能力。具有更强大的数据吞吐能力。IFIDEXWB入 S1 S2 S3 S4图a 指令周期流程87654321执行执行指操指操作数作数指令指令译码译码取指取指令令空间空间时间时间T12345
28、543211234554321图图c 流水线流水线时空图时空图图b 非流水线时空图14、在如下4个过程段的流水线浮点加法器中，假设每个过程段所需的时间为：T1=60ns，T2=50ns，T3=90ns，T4=80ns。问4级流水线加法器的加速比为多少？如果每个过程段的时间都为75ns包括缓冲存放器时间，问加速比是多少？解：加法器的流水线时钟周期至少为T=90ns。如果采用同样的逻辑电路，但不是流水线方式，那么浮点加法所需的时间为：T1+T2+T3+T4=(60+50+90+80)ns=280ns因此，4级流水线加法器的加速比=280/90如果每个过程段的时间都为75ns，那么加速比=754/75=4