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1、 大学生夏令营暑期训练心得体会(西安交大) 大学生夏令营暑期训练心得体会(西安交通大学) 5周的时间飞逝，在NIBS度过的5周现在回想，照旧难以忘记。在NIBS的学习与成长，在我看来是这个暑假最珍贵的礼物。NIBS给我了一个全新的视角亲身接触科研，在这里，我深切感受到了科研试验的艰难与甜美，科研工们对科研的喜爱与求真的精神，师兄师姐们严谨仔细的科研态度等等。5周的时间是艰难的，亦是甜美的，在系统的学习试验操作与阅读专业文献过程中，布满着枯燥与辛苦。但是在拿到试验结果的那一瞬间，惊喜与甜美便向我袭来，那一刻的惊喜应当就是科研最吸引人的漂亮了吧。 在来NIBS之前，我对科研怀着一分憧憬向往，觉得他
2、很神圣也很神奇。经过师兄师姐教育下零距离接触科研，倾听各位专家PI们对相关专业领域的报告，和优秀的伙伴们争论学习中我对科研的看法有了很大的改观。在这里，科研是生活不行或缺的重要组成局部，它已经融入了血脉，像吃饭与喝水。同时，它让每个人又爱又恨，但却欲罢不能。 科研是一件辛苦的事情，在做试验的点点滴滴之中，需要持之以恒的仔细，强大的急躁和直面一次次失败的士气。做科研就像在黑暗中查找一丝丝亮光，在迷茫中查找前进的道路，在一次又一次辛苦的努力与尝试下查找真理，但却往往面对失败，胜利只是极少数的，失败在循环，在数以千百计的失败背后，真理才可能渐渐消失。我特别佩服试验室的各位师兄师姐们，他们每天都忙劳碌
3、碌的处在科研的一线，从早到晚仔细严谨的做大量的试验或者重复大量试验，期望发觉问题并验证问题。常常是从早上进试验室，就像陀螺一样高速运转，直到晚上才看到他们的疲乏。许多做试验的过程中，为了第一时间看到结果或者由于试验没有完成，经常是忘掉吃饭与休息。他们这样说着：“自己不吃可以，但老鼠们必需要按时吃饭的。”“养细胞就像养自己的孩子一样，每天都要好好呵护。”有那么几天，试验很紧急，我也在试验室里忙劳碌碌，但一天下来，身心俱疲，再加上试验失败的压力，我迷茫无措过，几次过后，就想要放弃，负能量无时无刻围围着我。但师兄师姐在一旁一次一次鼓舞我，教会我在失败中学习并且找到不断坚持的信念。特别感谢这一群师兄师
4、姐的教育与关怀，他们身上对科研的态度与精神感染着我，并且永久是我学习的典范。 科研又是一件迷人的事情，每一个试验结果都让人欣喜。经过了一遍遍重复的试验，一次次失败之后，当胜利的试验数据摆在眼前，心中的喜悦是难以用言语描述的，之前的辛苦都比不上此时此刻的幸福。每一个胜利的数据都离真理的目标更近了一步，在一步步向真理前进的过程中，一路上的荆棘都只会让我们愈挫愈勇。在这里，我看到许多这样幸福的瞬间，在一天的疲乏过后，师兄拿到最新的试验结果与预期结果完善契合，师姐在一遍遍观看试验现象中有了新的发觉，或是在一遍遍分析数据中提出了新的问题等等，在这些幸福的时刻，他们或绽放出欣慰的笑容，或哈哈大笑，或突然大
5、吼一声，每当我看到他们眼中的亮光，都深深被感染。很幸运，我在这里，也有那样幸福的瞬间。在做分子克隆的时候，最开头的PCR体系和退火温度等就是一个难题，经过十几次尝试，跑了许多块胶，都没能得到较高浓度的DNA，我曾一度绝望，始终做着重复的工作，但在一遍遍失败中师兄不断转变反响条件，并鼓舞我在失败中学习，当跑出满足的胶图的那一刻，嘴角的笑容都要溢出来了。还有我做出的克隆送去测序，当测序结果与理论全都时，我也是欣喜的，当跑出的胶图被师兄表扬时，我更是无比感动，这样的许多瞬间让我深深感受到了科研的魅力与惊喜，我享受着那一刻一刻的感动，觉得付出再多辛苦都是值得的。真理就是这样一个奇妙的东西，当看到它神奇
6、的一角时，内心的惊喜就会无穷无尽。 在NIBS印象最深的就是年会了。我在山水相依的云泽山庄观赏了一场又一场学术盛宴，不仅近距离学习了PI们讨论的领域学问，了解到如今世界上最尖端的科学，更加体会到每一位PI心中对科研真实的喜爱与一丝不苟的态度。每当他们站在讲台上叙述自己的科研，迷茫骄傲盼望向往交杂着，但眼中言语中迸发出的光亮深深感染着我，虽然我无法理解那些生疏的学术名词与一个个信号通路，迷模糊糊许多都听不懂，但每一位PI的叙述都翻开了一片新的领域，加深了我对科研的感觉，这种感觉是一颗奇怪的心在不断被推动着渴望着触碰奇妙的科研领域。一场场报告过后，我赞叹于自然的奇异，当今科学的进展，也更加向往将来
7、的科学，期盼着一个又一个科学谜团的答案。在与王所的谈话中，更加感受到一位科学家的风度，对科学家的崇拜也在不断加深。王所解答了许多我们对科学的熟悉谜团，告知了我们什么是好的科学，要有创新性，真实性，影响力。告知了我们当今科学的进展现状以及科学进展的将来和方向。对科学界的各种争辩也辩证的告知了我们相关的想法。更加启发了我们对科学的正确态度。通过短短的谈话，我对科学有了自己的思索与熟悉。在卡拉OK大赛和听报告的过程中，我被科学家的气息包围着，我观赏到许多优秀科学家的风度，更多的是他们看问题的角度，做科研的态度，思索人生的态度。无形中，我学到了许多许多，更加崇拜这些优秀的科学家们。经过这次年会，科学不
8、再遥远了，它离我很近很近。 NIBS给我的另一个财宝就是那一群优秀的伙伴们，在这里，我熟悉了天南海北的许多许多伙伴，交了许多许多好朋友。从他们身上，我学到了更多。每一位伙伴都很优秀。他们有的仔细，早晨八点钟就到试验室，晚上十点半才回到宿舍，做试验的时候一丝不苟，休息时还在思索问题，整理笔记。有的学问丰富，聪慧机灵，他们懂许多许多生物方向的学问，对科研有着自己独到的见解与喜爱，甚至可以和PI们争论问题，沟通学术。有的刻苦努力，每一件事情都尽最大的努力做到最好，在困难面前有急躁有毅力。反观我自己，经过比照，我看到了许多许多自己的缺点和缺乏，在这群优秀的伙伴中，我的力量与努力显得那么不值一提，他们的
9、优秀是需要我去仰视的。特别快乐在这里，我看到了全国优秀的大学生们身上闪闪发光的优点，了解到他们优秀的力量，优秀的缘由。我想，虽然我还是当时那个马马虎虎的我，但伙伴们优秀的影子始终都在影响着我，在今后的学习中，我会在各方面对他们学习，我的目标与态度都会发生很大的变化，将来的道路，我会走的更加努力充实。 我特别喜爱这里的师兄师姐们，在这里，我每一次学习都有他们的指导，每一次进步都源于他们的付出。我的师兄做事特别的仔细细心，在跟他学习的过程中，我慢慢养成了一套良好的试验习惯，学会了许多根底的生化试验操作，PCR，分子克隆，western，细胞培育与传代等等操作。更多的是学习到他在做试验中的仔细态度与
10、对待科研的探究精神。他好脾气的包涵我试验中的一次次错误并急躁的订正我，仔细的解答我对试验与paper中的问题，端正我对科研的态度等等。在师兄面前我就像个小孩子一样，有时还和他拌嘴，他也和我开玩笑，像朋友一样，特别快乐有这样的师兄陪我5周的科研生活。特别感谢这些优秀的师兄师姐们，感谢他们的教育包涵与陪伴。 总之，NIBS的生活是单调的，单调中却也有不行预见的惊喜。我喜爱这里宁静的生活，喜爱这里学术的气氛。NIBS是一群喜爱科研的人专心做学术的地方，在这里我学到许多，也期望将来有时机在这里连续学习。最最感谢的就是得意的师兄师姐们PI们伙伴们了。这里的5周深深记在我的脑海中，不会遗忘了。 篇2：西安
11、交大数子电子技术试验报告 西安交通大学 数字电子技术 试验报告 姓名：高加西 班级：电气 学号： ISE根底试验 一、 设计要求 1） 通过使用ISE软件和FPGA实现带有置位和清零端的边沿D触发器的规律图。 2） 练习verilog语法编写，把握用HDL实现根本规律功能。 二、 HDL综合试验任务 边沿D触发器的设计 1. 试验方法和步骤 (1) 建立工程文件，输入HDL程序如下： module D_Flip_Flop( input clk,input set,input D,input clr,output reg q/留意：always模块中的输出必需是存放器型变量 ); always
12、(posedge clk or posedge clr or posedge set) begin if(clr) q=0; else if(set) q=1; else q=D; end endmodule (2) 编写约束文件： NET “clk“LOC =“B8“; /时钟 NET “D“LOC =“N3“; /SW7 NET “set“LOC =“L3“; /SW1 NET “clr“LOC =“P11“; /SW0 NET “q“LOC =“G1“; /LD7 (3) 综合、实现及生成编程文件；仿真，设计下载： 仿真测试文件如下： module test_D_Flip_Flop; /
13、 Inputs reg clk; reg set; reg D; reg clr; / Outputs wire q; / Instantiate the Unit Under Test (UUT) D_Flip_Flop uut ( .clk(clk),.set(set),.D(D),.clr(clr),.q(q) ); initial begin / Initialize Inputs clk=0; set=1; D=0; clr=0; / Wait 100 ns for global reset to finish #100; / Add stimulus here End always
14、#10clk=clk; always#12D=D; always#33clk=clk; always#42set=set; endmodule 仿真结果： 三、分析与争论 由仿真结果可以看出该电路完成了想要实现的规律功能（即边沿D触发器），通过这次试验我大体了解了ISE软件和Verilog程序语言. 组合规律电路试验 一、 试验目的及其设计要求 1）学习使用ISE软件生成一个新工程文件 2）学习使用HDL进展电路设计 3）学会编辑顶层文件和用户约束文件 4）熟识仿真及综合及实现还有FPGA配置等 5） 熟识在BASYS2开发板上的简洁外围设备的掌握 6）使用HDL设计一个新的规律功能并验证，本
15、试验设计的规律功能函数表达式为：。 7） 设计一个4选1多路选择器，并在开发板上验证。 8） 完成4位数码管动态显示设计，实现将8个SW输入的两位十六进制对应的8421BCD码，显示在数码管上。 二、 组合规律电路试验任务 任务1：规律功能函数表达式设计 试验方法和步骤 (1) 建立工程文件,输入HDL程序如下: (2) module gate2( (3) input a,(4) input b,(5) input c,(6) input d,(7) output z (8) ); (9) assign z=(a (10) endmodule (11) 编写约束文件: NET “a“LOC=P
16、11; NET “b“LOC=L3; NET “c“LOC=K3; NET “d“LOC=B4; NET “z“LOC=M5; (12) 综合、实现及生成编程文件；仿真,设计下载: 仿真测试文件如下: module gates2test; / Inputs reg a; reg b; reg c; reg d; / Outputs wire y; / Instantiate the Unit Under Test (UUT) gates4uut ( .a(a),.b(b),.c(c),.d(d),.y(y) ); initial begin / Initialize Inputs a = 0;
17、b = 0;c = 0;d = 0; / Wait 100 ns for global reset to finish #100; / Add stimulus here #100;a=0;b=0;c=0;d=1; #200;a=0;b=0;c=1;d=0; #200;a=0;b=0;c=1;d=1; #200;a=0;b=1;c=0;d=0; #200;a=0;b=1;c=0;d=1; #200;a=0;b=1;c=1;d=0; #200;a=0;b=1;c=1;d=1; #200;a=1;b=0;c=0;d=0; #200;a=1;b=0;c=0;d=1; #200;a=1;b=0;c=1
18、;d=0; #200;a=1;b=0;c=1;d=1; #200;a=1;b=1;c=0;d=0; #200;a=1;b=1;c=0;d=1; #200;a=1;b=1;c=1;d=0; #200;a=1;b=1;c=1;d=1; #200; end endmodule 仿真结果: 任务2：4选1多路选择器的设计与验证 试验方法和步骤 （1）建立工程文件,输入HDL程序如下: module MU*( input wire a,input wire b,input wire c,input wire d,input wire s1,input wire s2,output wire y ); a
19、ssign y=(a (2) 编写约束文件: NET“s1“LOC=P11; NET“s2“LOC=L3; NET“a“LOC=K3; NET“b“LOC=B4; NET“c“LOC=G3; NET“d“LOC=F3; NET“y“LOC=M5; (3)综合、实现及生成编程文件；仿真，设计下载： 仿真测试文件如下： #100 a=1; b=0; c=0; d=0; s1=0; s2=0; #400 a=0; b=1; c=0; d=0; s1=0; s2=1; #400 a=0; b=0; c=1; d=0; s1=1; s2=0; #400 a=0; b=0; c=0; d=1; s1=1;
20、 s2=1; end 仿真结果： 任务3：4位数码管动态显示设计 试验方法和步骤 建立工程文件，输入HDL程序如下： module *7seg( input wire7:0*,input wire clk,input wire clr,output reg6:0a_to_g,output reg3:0an ); wire 1:0s; reg 3:0digit; reg19:0clkdiv; assign s=clkdiv19:18; emailprotected(*) case(s) 0:digit=*7:4; 1:digit=*3:0; 2:digit=0; 3:digit=0; defau
21、lt:digit=*7:4; endcase emailprotected(*) case(digit) 0:a_to_g=7 b0000001; 1:a_to_g=7 b1001111; 2:a_to_g=7 b0010010; 3:a_to_g=7 b0000110; 4:a_to_g=7 b1001100; 5:a_to_g=7 b0100100; 6:a_to_g=7 b0100000; 7:a_to_g=7 b0001111; 8:a_to_g=7 b0000000; 9:a_to_g=7 b0000100; hA:a_to_g=7 b0001000; hB:a_to_g=7 b11
22、00000; hC:a_to_g=7 b0110001; hD:a_to_g=7 b1000010; hE:a_to_g=7 b0110000; hF:a_to_g=7 b0111000; default:a_to_g=7 b0000001; endcase emailprotected(*) begin an=4 b1111; ans=0; end emailprotected(posedge clk or posedge clr) begin if(clr=1) clkdiv=0; else clkdiv=clkdiv+1; end endmodule (2) 编写约束文件： NET“a_
23、to_g0“LOC=M12; NET“a_to_g1“LOC=L13; NET“a_to_g2“LOC=P12; NET“a_to_g3“LOC=N11; NET“a_to_g4“LOC=N14; NET“a_to_g5“LOC=H12; NET“a_to_g6“LOC=L14; NET“an3“LOC=K14; NET“an2“LOC=M13; NET“an1“LOC=J12; NET“an0“LOC=F12; NET“clk“LOC=B8; NET“clr“LOC=G12; NET“*0“LOC=P11; NET“*1“LOC=L3; NET“*2“LOC=K3; NET“*3“LOC=B
24、4; NET“*4“LOC=G3; NET“*5“LOC=F3; NET“*6“LOC=E2; NET“*7“LOC=N3; (3)综合、实现及生成编程文件，设计下载。 三、争论与分析 由任务一仿真结果可以看出该设计完成了想要实现的规律功能（即），仿真图中a=1、b=1、c=0、d=1时， y=1，与理论结果一样； 由任务二仿真结果可以看出该设计完成了想要实现的规律功能（即4选1多路选择器），与理论结果一样。 将任务三的程序下载到BASYS2板子上后，通过转变选择八个开关的0-1状态，我们发觉每两个数码管将分别显示一位16进制数（按10进制显示），实现了4位数码管动态显示的功能。 通过这次试验
25、我对组合规律电路有了进一步的熟悉，并对语言有了初步的了解，为下一步试验打好了根底。 时序规律电路试验 一、 设计要求 1） 设计一个秒脉冲发生器，用LED指示秒脉冲的发放。（检查秒脉冲发生器的精度，能将1秒的脉冲周期改为2秒或3秒等）。 2） 试设计一个带有异步清零和同步置数信号的4位存放器，并在开发板上验证。试验前编写好HDL源文件、用户约束文件和仿真文件，并给出仿真波形。 二、 时序规律电路试验任务 任务1：秒脉冲发生器的设计 试验方法和步骤 (1) 建立工程文件，输入HDL程序如下： module miaomaichong( input clk,clr,output reg6:0 a_t
26、o_g,output wire3:0 an,output reg3:0q ); assign an=4 b1110; reg 26:0 counter; always (posedge clk) if(counter=25000000) counter = 0; else counter = counter+1; reg clk_div; always (posedge clk) if(counter=25000000) clk_div = clk_div; emailprotected(posedge clk_div or posedge clr) begin if(clr=1) q=0;
27、else if(q=9) q=0; else q=q+1; end emailprotected(*) case(q) 0:a_to_g=7 b0000001; 1:a_to_g=7 b1001111; 2:a_to_g=7 b0010010; 3:a_to_g=7 b0000110; 4:a_to_g=7 b1001100; 5:a_to_g=7 b0100100; 6:a_to_g=7 b0100000; 7:a_to_g=7 b0001111; 8:a_to_g=7 b0000000; 9:a_to_g=7 b0000100; default:a_to_g=7 b0000001; end
28、case endmodule (2) 编写约束文件： NET“a_to_g0“LOC=M12; NET“a_to_g1“LOC=L13; NET“a_to_g2“LOC=P12; NET“a_to_g3“LOC=N11; NET“a_to_g4“LOC=N14; NET“a_to_g5“LOC=H12; NET“a_to_g6“LOC=L14; NET“an0“LOC=F12; NET“an1“LOC=J12; NET“an2“LOC=M13; NET“an3“LOC=K14; NET“clk“LOC=B8; NET“clr“LOC=P11; NET“q3“LOC=G1; /LED7 NET“
29、q2“LOC=P4; /LED6 NET“q1“LOC=N4; /LED5 NET“q0“LOC=N5; /LED4 (3) 综合、实现及生成编程文件，设计下载。 任务2：带有异步清零和同步置数信号的4位存放器设计 试验方法和步骤 （1）建立工程文件，输入HDL程序如下： module register( input load,inputclk,inputclr,input wire3:0d,outputreg3:0q ); /定义足够大的计数器，使时钟脉冲的周期可辨别 reg 27:0q1; emailprotected(posedgeclk or posedgeclr) begin if(
30、clr=1) q1=0; else q1=q1+1; end assignmclk=q127; /实现异步清零，同步置数功能 emailprotected(posedgemclk or posedgeclr) if(clr=1) q=0; else if(load=1) q=d; endmodule (2) 编写约束文件： ProjectNew Source选Implantation Constraints File输入文件名：register点击Next按钮点击Finish按钮输入ucf文件如下： NET“clk“LOC=“B8“; NET“clr“LOC=“P11“; NET“load“L
31、OC=“L3“; NET“d0“LOC=“K3“; NET“d1“LOC=“B4“; NET“d2“LOC=“G3“; NET“d3“LOC=“F3“; NET“q0“LOC=“M5“; NET“q1“LOC=“M11“; NET“q2“LOC=“P7“; NET“q3“LOC=“P6“; （3） 综合、实现及生成编程文件；仿真，设计下载： 仿真测试文件如下： moduleregistertest; / Inputs reg load; regclk; regclr; reg 3:0 d; / Outputs wire 3:0 q; / Instantiate the Unit Under T
32、est (UUT) registeruut ( .load(load),.clk(clk),.clr(clr),.d(d),.q(q) ); initial begin / Initialize Inputs load = 0; clk = 0; clr = 0; d = b0101; / Wait 100 ns for global reset to finish #100; end always #24 load=load; always #10 clk=clk; always #42 clr=clr; endmodule 仿真结果： 存放器清零信号有效时的仿真结果 存放器置数信号有效时的
33、仿真结果 三、争论与分析 将任务一的程序下载到BASYS2板子上后，可实现秒脉冲发生器的功能。 由任务二的仿真结果可以看出，当清零信号有效时（clr=1），无论输入数据为何值（此时为0101），存放器的数据都被清零（即q=0000）；当置数信号有效且清零信号无效时（load=1且clr=0），输入数据（此时为0101）被存放到存放器中（即q=0101）； 通过这次试验我学习使用HDL进展时序电路设计，并且学习编辑顶层文件和用户约束文件，并且熟识了同步与异步的概念及实现方法，熟识在Basys2开发板简洁外围设备的掌握，了解了时钟的分频方法及占空比的调整。 HDL综合试验 一、 设计要求 数字钟：
34、设置一个完整的数字钟，小时和分钟用数码管显示，秒用发光二极管闪耀显示，每秒闪耀一次。如有可能，请增加校时功能。 二、 HDL综合试验任务 数字钟的设计 试验方法和步骤 (1) 建立工程文件，输入HDL程序如下： moduleclocktjjs( inputclk,inputclr,input 1:0FLAG,input 5:0Stime,inputSetH,inputSetM,outputSflash,outputreg6:0a_to_g,outputreg3:0an ); reg 3:0cent60L; reg 3:0cent60H; reg 3:0cent24L; reg 3:0cent24H; reg 3:0LED1,LED2,LED3,LED4; reg 1:0s; reg 3:0digit; reg 16:0clkd