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1、 集成电路设计报告 同步二进制加法计数器的设计与仿真 院 系：材料与光电物理学院 专 业：微电子学一班 学 号：*名：*指导教师：唐明华 教授 报告提交日期：2010 年 9 月 目 录 摘要 1 关键词 1 1 引言 2 2 时序逻辑电路 4 2.1 时序逻辑电路概述 4 2.2 同步时序逻辑电路的一般设计方法 5 3 设计7 3.1 二进制计数器原理 7 3.1.1 T触发器 7 3.1.2 同步二进制加法计数器的原理 7 3.2 二进制计数器设计 8 3.2.1 四位二进制计数器的设计 9 3.2.2 检查设计的电路能否自启动 1 3 4 仿真 14 4.1 仿真原理 14 4.2 仿真
2、结果与分析 15 5 硬件描述语言VHDL设计及仿真 17 6 结论 22 7 体会与展望 23 参考文献 24 致谢 25 附录 26-1-同步二进制加法计数器的设计与仿真 摘 要：本文首先介绍了同步时序逻辑电路一般设计步骤,然后在理解和掌握同步二进制计数器原理的基础上，采用传统的设计方法设计出了一个同步四位二进制加法计数器，并且运用MAX+Plus2软件对四位二进制计数器进行了仿真，根据仿真结果，对时序和波形进行了分析。最后采用VHDL语言设计了一个复杂的四位二进制加法计数器。关键词：时序逻辑电路，同步二进制加法计数器，VHDL语言，MUX+plus2,仿真 Design and simu
3、lation of synchronous binary carry counter Abstract:this paper introduces the ordinary design method of sequential logic circuit at first.Then on the basis of the principle and the structure of synchronous binary counters,I designs up a four binary carry counter.The circuit is designed and the simul
4、ation of this circuit is carried out by MUX+plus2.According to the results of the simulation,its waveform and timing delay are analyzed.At last,with the help of VHDL language,I designs up a complex synchronous binary carry counter.Keywords:sequential logic circuit,synchronous binary counters,VHDL la
5、nguage,MUX+plus2,simulation -2-1 引言 计数器是数字电子技术中应用的最多的时序逻辑电路。计数器不仅能用于对时钟脉冲计数，还可以用于分频、定时、产生节拍脉冲和脉冲序列以及进行数字运算等。但是并无法显示计算结果，一般都是要通过外接 LCD或 LED 屏才能显示。20 世纪 70 年代开始，用数字电路处理模拟信号的所谓“数字化”浪潮已经席卷了电子技术几乎所有的应用领域.时序电路的运用随处可见。计数器是数字电路中使用最多的一种时序逻辑电路。计数器是大规模集成电路中运用最广泛的结构之一。在模拟及数字集成电路设计当中,灵活地选择与使用计数器可以实现很多复杂的功能,可以大量减
6、少电路设计的复杂度和工作量。计数器在现在电子电路中有着广泛的应用，它已经成为了数字设备常用的基本部件之一。一个系统性能的好坏，常常与计数器的性能关系很大。计数器的种类繁多。按照计数器中的触发器是否同时翻转分类，可把计数器分为同步计数器和异步计数器，常用的同步计数器有 74160 系列、74LS190 系列，常用的异步计数器有 74LS290 系列。计数器是一种基础测量仪器，到目前为止已有 30 多年的发展史，早期设计师们追求的目标主要是扩展测量范围再加上提高测量精度和稳定度等，这些也是人们衡量电子计算器的技术水平，也决定电子计数器价格高低的主要依据，随着科学技术的发展，用户对电子计数器也提出了
7、新的要求，对于低档产品要求使用操作方面，量程(足够)宽，可靠性高，价格低。而对于中高档产品，则要求高分辨率，高精度，高稳定度，高测量速率。目前主要采用两种设计方法来进行计数器的设计，第一种为采用传统的硬件电路设计方法来设计硬件，第二种为采用 HDL 语言来设计系统硬件。电子设计自动化的普及与 CPLD/FPGA 器件的广泛应用，使得计数器的设计变得非常容易。其中可编程计数器使用方便，灵活，能满足工程上的多种应用。在已有的设计方法中，设计者通常采用 2 的多次分频法，这种设计方法从硬件结构上来说常常出现频率上不去的问题。现在电子设计自动化的日益普及和CPLD/FPGA器件的广泛使用，使得计数器的
8、设计变得非常容易。这个问题源自曾专武等人任意模值的计数器设计比较1，在现在的自动控制领域，虽然目前市场上的计数器非常多，但通用性比较差，要完成特定的功能往往需要把多片集成电路组合使用，产品的设计和开发周期比较长，且计数器在速度、抗干扰能力等多项指标上满足不了要求2。为了提高工业控制器中高速计数器的计数频率，利用 FPGA 设计，采用层次化的 VHDL 语言程序设计，可以有效地提高效率和增加灵活性。高速计数器3-3-累计比 PLC 扫描频率高得多的脉冲输入，利用中断事件完成既定的操作。本文先对时序逻辑电路的分析方法进行一下简单的介绍，继而分析同步二进制加法计数器，最后对同步二进制加法计数器进行设
9、计，对其性能进行分析，最后讨论了一下 VHDL 语言设计二进制加法计数器的优点及步骤。-4-2 同步时序逻辑电路的设计方法 2.1 时序逻辑电路4概述 在时序逻辑电路中，任意时刻的输出信号不仅取决于当时的输入信号，而且还取决于电路原来的状态，或者说，还与以前的输入有关。具备这种逻辑功能特点的电路为时序逻辑电路(sequential logic circuit,简称时序电路)。时序逻辑电路在结构上有两个显著的特点，如图 1 所示。第一，时序电路通常包含组合电路和存储电路两个组成部分，而存储电路是必不可少的。第二，存储电路的输出状态必须反馈到组合电路的输入端，与输入信号一起，共同决定组合逻辑电路的
10、输出。由于存储电路中触发器的动作特点不同，在时序电路中又有同步时序电路和异步时序电路之分。在同步时序电路中，所有触发器状态的变化都是在同一时钟信号操作下同时发生的。而在异步时序电路中，触发器状态的变化不是同时发生的。此课程设计的研究就是主要针对同步时序电路中的计数器。图 1 时序逻辑电路的逻辑框图 时序电路的框图可以画成图 1 所示的普通形式，图中的ixxxX,2,1代表输入信号，jyyyY,2,1代表输出信号，kzzzZ,2,1代表存储电路的输入信号，lqqqQ,2,1代表存储电路的输出。这些信号的逻辑关系可以用三个向量函数来描述：QXFY,QXGZ,zk qi q1 xi x1 y1 yi
11、 z1 存储电路 组合逻辑电路-5-QZHQ,*2.2 同步时序逻辑电路的一般设计方法 在设计时序逻辑电路时，要求设计者根据给出的具体逻辑问题，求出实现这一逻辑功能的逻辑电路。所得到的设计结果应力求简单。当选用小规模集成电路做设计时，电路最简的标准是所用的触发器和门电路的数目最少，而且触发器和门电路的输入端输入数目也最少。而当使用中、大规模集成电路时，电路最简的标准是使用的集成电路数目最少，种类最少，而且互相间的连线也最少。一般按如下步骤进行：一、逻辑抽象，得出电路的状态转换图或状态转换表 就是将要求实现的时序逻辑电路功能表示为时序逻辑函数，可以用状态换 表的形式，也可以用状态转换图或状态机流
12、程图的形式。这就需要：(1)分析给定的逻辑问题，确定输入变量、以及电路的状态数。通常都是取原因(或条件)作为输入逻辑变量，取结果作输出逻辑变量。(2)定义输入、输出逻辑状态和每个电路状态的含意，并将电路状态顺序编号。(3)按照题意列出电路的状态转换表或画出电路的状态转换图。这样，就把给定的逻辑问题抽象为一个时序逻辑函数了。二、状态化简 若两个电路状态在相同的输入下有相同的输出，并且转换到同样一个次态去，则称这两个状态为等价状态。显然，等价状态是重复的，可以合并为一个。电路的状态数越少，设计出来的电路就越简单。状态化简的目的就在于将等价状态合并，以求得最简的状态转换图。三、状态分配 状态分配又称
13、状态编码。时序逻辑电路的状态是用触发器状态的不同组合来表示的。首先，需要确定触发器的数目n。因为n个触发器共有n2种状态组合，所以为获得时序电路所需的M个状态，必须取 nnM221 (1)其次，要给每个电路状态规定对应的触发器状态组合。每组触发器的状态组合都是一组二值代码，因而又将这项工作称为状态编码。在nM2的情况下，-6-从n2个状态中取M个状态的组合可以有多种不同的方案，而每个方案中M个状态的排列顺序又有许多种。如果编码方案选择得当，设计结果可以很简单。反之，编码方案选得不好，设计出来的电路就会复杂的多，这里面有一定的技巧。此外，为便于记忆和识别，一般选用的状态编码和它们的排列顺序都遵循
14、一定的规律。四、选定触发器的类型，求出电路的状态方程、驱动方程和输出方程 因为不同不同逻辑功能的触发器驱动方式不同，所以用不同类型触发器设计出的电路也不一样。为此，在设计具体的电路前必须选定触发器的类型。选择触发器类型时应考虑到器件的供应情况，并应力求减少系统中使用的触发器种类。根据状态转换图(或状态转换表)和选定的状态编码、触发器的类型，就可以写出电路的状态方程、驱动方程和输出方程了。五、根据得到的方程式画出逻辑图 六、检查设计的电路能否自启动 如果电路不能自启动，则需采取措施加以解决。一种解决办法是在电路开始工作时通过预置数将电路的状态置成有效状态循环中的某一种。另一种解决办法使通过修改逻
15、辑设计加以解决。至此，逻辑设计工作已经完成。图 2 用方框图表示了上述设计工作的大致过程。图 2 同步时序逻辑电路的设计过程 -7-3 设计 目前生产的同步计数器芯片基本上分为二进制和十进制两种，而十进制同步计数器的设计原理是以二进制同步计数器为基础的。下面首先简单介绍二进制同步计数器构成所用到的T 触发器的逻辑功能和特性，继而对同步二进制加法计数器的逻辑电路、驱动方程、状态方程、输出方程等等进行分析，再根据同步时序逻辑电路的设计步骤设计同步二进制加法计数器。3.1 二进制计数器原理 3.1.1 T 触发器4 同步计数器通常用 T 触发器构成，设计之前，首先要了解需要用到的 T 触发器的功能：
16、在某些场合，需要这样一种逻辑功能的触发器，当控制信号 T=1 时每来一个时钟信号它的状态就翻转一次；而当 T=0 时，时钟信号到达后它的状态保持不变。具备这种逻辑功能的触发器称为 T 触发器。它的特性表如表 1 所示。从特性表写出 T 触发器的特性方程为 QTTQQ*(2)它的状态转换图和逻辑符号如图 3 和图 4 所示。事实上只要将 JK 触发器的两个输入端连在一起作为 T 端，就可以构成 T 触发器。正因为如此在触发器的定型产品中通常没有专门的触发器。因为MAX+plus软件中含有 T 触发器，所以设计同步计数器时直接用的T 触发器。当 T 触发器的控制端接至固定的高电平时(即 T 恒等于
17、 1)，则式(2)变为*QQ 即每次 CLK 信号作用后触发器必然翻转成与初态相反的状态。3.1.2 同步二进制计数器的原理 根据二进制加法运算法则可知，在一个多位二进制数的末位加 1 时，若其第I 位（即任何一位）以下各位皆为 1 时，则第 I 位应改变状态（由 0 变成 1，由 1变成 0）。而最低位的状态在每次加1 时都要改变。例如 1011011+1=1011100 按照上如原则，最低的三位改变了状态，而高四位状态未变。-8-由 T 触发器构成同步计数器，其结构形式有两种。一种是控制输入端 T 的状态。当每次 CLK 信号(也就是计数脉冲)到达时，是该翻转的那些触发器输入控制端1iT，
18、不该翻转的0iT。另一种形式是控制时钟信号，每次计数脉冲到达时，只能加到该翻转的那些触发器的 CLK 输入端上，而不能加给那些不该翻转的触发器。同时，将所有的触发器接成1T的状态。由此可知，当通过 T 端的状态控制时，第 i 位触发器输入端的逻辑式应为 100121.ijjiiiQQQQQT )1,.2,1(ni (3)只有最低位例外，按照计数规则，每次输入计数脉冲时它都要翻转，故10T。3.2 二进制计数器设计 自下向上的硬件电路设计方法的主要步骤是：根据系统对硬件的要求，详细编制技术规格书，并画出系统控制流图，对系统的功能进行细化，合理地划分功能模块，并画出系统的功能框图；接着进行各功能模
19、块的细化和电路设计;各功能模块的电路设计、调试完成后，将各功能模块的硬件电路连接起来再进行调试；最后完成整个系统的硬件设计。自下至上的设计方法充分体现在各功能模块的电路设计中。下面以四位二进制计数器为例加以说明。图 3 四位二进制计数器的状态转换图-9-3.2.1 四位二进制计数器设计 逻辑抽象，得到电路的状态转换图或状态转换表。取进位信号为输出逻辑变量 C，同时规定有进位输出时 C=1，无进位输出时C=0。十进制计数器应该有十六个有效状态若分别用 S0、S1、15S表示，则可画出图 4 所示的电路状态转换图。因为二进制计数器必须用16 个不同的状态表示已经输入的脉冲数。根据式(1)知，现要求
20、16M，故应取触发器位数4n，因为 16=24 (4)假如对状态分配无特殊要求，可以取自然二进制数 00001111 作为 S0S15的编码，于是得到了表 3 中的状态编码。表 3：二进制电路的状态转换表 计数脉冲 电路状态 等效十进制数 进位输出 C Q3 Q2 Q1 Q0 0 0 0 0 0 0 0 1 0 0 0 1 1 0 2 0 0 1 0 2 0 3 0 0 1 1 3 0 4 0 1 0 0 4 0 5 0 1 0 1 5 0 6 0 1 1 0 6 0 7 0 1 1 1 7 0 8 1 0 0 0 8 0 9 1 0 0 1 9 0 10 1 0 1 0 10 0 11 1
21、0 1 1 11 0 12 1 1 0 0 12 0 13 1 1 0 1 13 0 14 1 1 1 0 14 0 15 1 1 1 1 15 1 16 0 0 0 0 0 0-10-由于电路的次态 Q3*Q2*Q1*Q0*和进位输出 C 唯一地取决于电路的现态Q3Q2Q1Q0的取值，故可根据表 3 画出表示次态逻辑函数和进位输出函数的卡诺图，如图 9 所示。为清晰起见，可将图 9 所示的卡诺图分解为图 10 所示的五个卡诺图，分别表示为Q3*、Q2*、Q1*、Q0*和 C 这五个逻辑函数。从卡诺图可以得到电路的状态方程为：*00QQ 10101*QQQQQ 2102102)(*QQQQQQ
22、Q 321032103)(*QQQQQQQQQ (5)电路的输出方程为 3210QQQQC (6)图 5（1）所示电路就是按式(3)接成的 4 位二进制同步加法计数器，所用 T 触发器为上升沿有效。由图可见，各触发器的驱动方程为 10T 01QT 102QQT 2103QQQT (7)图 4 电路次态输出 Q1Q0 Q3Q2 00 01 11 10 00 0001/0 0010/0 0100/0 0011/0 01 0101/0 0110/0 1000/0 0111/0 11 1101/0 1110/0 0000/1 1111/0 10 1001/0 1010/0 1100/0 1011/0-
23、11-图 5 卡诺图的分解 Q1Q0 Q3Q2 00 01 11 10 00 0 0 0 0 01 0 0 1 0 11 1 1 0 1 10 1 1 1 1 Q1Q0 Q3Q2 00 01 11 10 00 0 0 1 0 01 1 1 0 1 11 1 1 0 1 10 0 0 1 0 Q1Q0 Q3Q2 00 01 11 10 00 1 0 0 1 01 1 0 0 1 11 1 0 0 1 10 1 0 0 1 Q1Q0 Q3Q2 00 01 11 10 00 0 1 0 1 01 0 1 0 1 11 0 1 0 1 10 0 1 0 1 Q1Q0 Q3Q2 00 01 11 10
24、00 0 0 0 0 01 0 0 0 0 11 0 0 1 0 10 0 0 0 0(a)Q3*(b)Q2*（c）Q1*（d）Q0*(e)C-12-根据状态方程和输出方程求出电路的状态转换表，如表 2 所示。利用第 16个计数脉冲到达时 C 端电位的下降可作为向高位计数器电路进位的输出信号。图 7 为所示电路的时序图。有时序图可以看出，若计数输入脉冲的频率为0f，则 Q0、Q1、Q2和 Q3端输出脉冲的频率将依次为021f、041f、081f和0161f。针对计数器的这种分频功能，也将它称为分频器。此外，每输入16 个计数脉冲计数器工作一个循环，并在输出端Q3产生一个进位输出信号，所以又将这
25、个电路称为16 进制计数器。计数器中能计到的最大数称为计数器的容量，它等于计数器所有各位全为 1 时数值。n位二进制计数器的容量等于n2-1。在实际生产的计数器芯片中，往往还会附加一些控制电路，以增加电路的功能和使用的灵活性。例如增加预置数、保持和异步置零等附加功能。-13-3.2.2 检查设计的电路能否自启动 将 6 个无效状态 1010、1011、1100、1101、1110 和 1111 分别代入状态方程中，由得次态或次态的次态可知，电路能够自启动。图7 为完整的状态转换图。-14-4 仿真 4.1 仿真原理 本文使用了MAX+plus II5对设计的电路进行设计仿真。MAX+plus
26、II是世界最大的可编程器件供应商之一的 Altera 公司推出的一款CPLD/FPGA 开发平台。其全称为 Multiple Array Matrix and Programmable Logic User Systems。它具有原理图输入和文本输入(采用硬件描述语言)两种输入手段，可支持 VHDL、Verilog HDL、AHDL6多种硬件描述语言；利用该工具所配备的编辑、编译、仿真、综合、芯片编程等功能，将设计图电路或电路描述程序变成基本的逻辑单元写入到可编程的芯片中(如 FPGA 芯片)，做成 ASIC7芯片。它是 EDA 设计中不可缺少的一种有用工具，目前在国内使用较为普遍，符合工业标
27、准，能在各类设计平台上运行，操作方便、简单易学。但是，由于该工具是针对可编程芯片而设计的，因此它不支持系统行为级的描述和仿真。以下图八为 MAX+plusII 进行 CPLD/FPGA 设计的流程：图 8 CPLD/FPGA设计的流程 -15-4.2 仿真结果与分析 下面将对同步二进制计数器电路进行详细的仿真分析。本设计为同步二进制加法计数器，首先要进行图形输入，输入图形检查无误后，就可以进行仿真，仿真波形输入后按下仿真键，此时观察的便是其时序波形图，研究电路随其时钟信号的到来而出现相应的脉冲；仿真结果从波形上来看，很难给出定量的信号延迟关系，所以还要进行时序分析。当完全满足要求后就可以通过编
28、辑器下载到指定的芯片中去，以生成 ASIC 芯片。(1)时序波形图 图 9时序波形图 从波形图 9 可以看出此计数器在上升沿有效，当时钟上升沿信号到来时，计数加 1，加到 15 时，下一个时钟上升沿到来，进位 C 加 1，而其它 Q0Q1Q2Q3又变为 0000，说明此电路的设计符合要求。当清零信号有效时 Q0Q1Q2Q3变为 0000，波形存在一定的延时，这是模拟实际电路的结果，总的来说，波形符合要求，设计还是成功的。-16-(2)时序分析 图 10 时序分析 由以上图 10 延时结果可以看出，时钟上升沿到来时，Q0 延时 2.8ns，Q1 延时 2.8ns，Q2 延时 2.8ns，Q3 延
29、时 2.8ns，C 延时输出 7.4ns，电路越复杂，它的延时就会越长。比起波形图来，此图表对延时分析相对比较直观。(3)最后生成芯片图 图 11 芯片图 -17-5 硬件描述语言 VHDL7设计及仿真 一：硬件电路描述语言的特点 （1）采用自上向下的设计方法。所谓自上向下的设计方法，就是从系统的整体要求出发，自上而下地逐步将设计内容细化，最后完成系统硬件的整体设计。在利用 HDL 的硬件设计方法中，设计者将系统硬件设计自上而下分为三个层次进行。第一层次为行为描述，第二层次为 RTL 方式描述，第三层次是逻辑综合。由逻辑综合工具产生门级网络表后，在最后完成硬件设计时，还可以有两种选择：第一种是
30、采用由自动布线程序将网络表转换成相应的 ASIC 芯片的制造工艺，做出 ASIC 芯片;第二种为将网络表转换成 FPGA 或 CPLD 的编程码点，然后写入对应的芯片，完成硬件电路的设计。（2）系统中可大量的采用 ASIC 芯片。（3）采用系统早期仿真。（4）降低了硬件电路的设计难度。（5）主要设计文件为用 HDL 语言编写的源程序。二：用 VHDL 设计四位二进制加法计数器 采用 VHDL 语言设计一个 4 位二进制计数器 74163，它具有同步清零、同步置数、计数控制和进位输出控制功能。如下图 12 所示。图 12 4 位二进制计数器 74163 1：各端口功能 CLK：时钟信号，上升沿计
31、数；CLRL：同步清零端，低电平有效；LDL：同步置位控制端，低电平有效；ENP：与 ENT 同时为1时，计数使能；ENT：为1时，可进行进位；D3.0：计数器置数输入；-18-Q3.0：计数器状态输出；RCO：计数器进位输出。2:程序设计 library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity k74163 is port(clk,clrl,ldl,enp,ent:in std_logic;d:in std_logic_vector(3 downto 0);q:out std_logic_
32、vector(3 downto 0);rco:out std_logic);end entity k74163;architecture rtl of k74163 is signal count_4:std_logic_vector(3 downto 0);begin q=count_4;process(clk,clrl,ldl,enp,ent)is begin if(clkevent and clk=1)then if(clrl=0)then count_4=0000;elsif(ldl=0)then count_4=d;elsif(ent=1)then if(count_4=1111)t
33、hen rco=1;count_4=0000;elsif(enp=1)then count_4=count_4+1;end if;end if;end if;-19-end process;end architecture rtl;三：仿真（一）仿真波形（需反映出 LDL、ENT、ENP、CLRL 对电路状态的影响）图 13 仿真波形 从仿真波形看，非常好的实现了既定的功能，从理论上来讲，这是一个比较合理的设计，功能比较复杂，但是实现过程还是比较的简单。但是在实际的应用过程之中还要考虑延时，抖动等诸多因素。-20-（二）时序分析（电路工作频率、建立保持时间、延迟时间分析）1：建立和保持时间分析
34、：图 14 建立和保持时间分析 建立和保持时间分析用来计算从输入引脚到触发器，锁存器和异步 RAM 的信号输入所需的最少建立时间和保持时间。图显示 clrl 到触发器 count_40.Q 所需的最小建立/保持时间为 3.3ns/0.0ns,而其他的输入到各个触发器的时间各有差异。2：时序逻辑电路性能分析：图 15 性能分析图 图15显示被分析的时钟名称为clk,制约性能的源节点为cout_43.Q.时钟信号的最高频率为 113.63MHz,所需的最小时钟周期为 8.8ns.-21-3：传输延迟分析：图 16 传输延迟图 通过图，可以看到输入节点 clk 到所有目标之间的延迟为 2.8ns,因
35、为 clk为全局时钟，它到所有逻辑单元的延迟相同。单击 List Paths 按钮，弹出的时间分析结果提示对话框提示设计者已完成了最长延迟路径的分析。-22-6 结论 通过做课程设计，我基本掌握了同步二进制加法计数器的设计与仿真方法，自己的动手能力有了进一步的提高。采用传统的时序逻辑电路的设计方法，做出来的四位二进制计数器能够满足基本的设计要求，但是不易实现复杂的控制功能。在仿真的时候，存在波形延时和时序误差，给它的应用带来的不利的影响。在实际设计过程中要根据实际情况来选择器件和电路，以求达到最佳的效果。在设计过程中我根据要求，只设计要计数器的核心部分，与实际在市场上流通的计数器相比，还有许多
36、的不足之处，需要加以改进。由于本人能力有限，目前只能够做到这样的水平，我会在以后加以提高。-23-7 体会与展望 通过本次课程设计，我获益良多。通过查找文献，理解与吸收别人的研究成果，我懂得的大学的学习的多方面的，需要及时的跟上最新科研的脚步。在课程设计过程中，我采用了MAX+Plus2进行仿真。通过对软件的学习，我发现了许多新的功能，学会了分析波形和时序的含义。在设计过程中我懂得了要有坚持的精神和非常大的耐心，不断的尝试才能够找到好的方法。从正文中可以看出，采用硬件描述语言可以大幅降低电路的设计难度，并且可以在行为级，RTL 级和门级进行仿真。设计效率比较高，是目前比较流行的一种设计方法。比
37、较采用两种设计方法设计出来的四位二进制计数器，可以发现采用硬件描述语言可以非常容易的实现控制功能。目前还有许多新的方法来设计任意位的计数器，我们可以加以思考。-24-参 考 文 献 1 曾专武 黄卫立.任意模值的计数器设计比较J.湖南城市学院学报.2003,6 期:119-121 页 2 李锋 卢佩 刘成臣.应用VHDL语言在PLD器件上设计实现可编程计数器J.现代电子技术.2002 年,5 期:51-53 页 3 何永泰 肖丽仙.基于 FPGA 的高速计数器设计J.电气应用.2006 年,4 期:140-142 页.4 阎石.数字电子技术基础(第五版)M.北京:高等教育出版社,2006.5
38、王辉 殷颖 陈婷.MAX+plus2 和 Quartus 2 应用与开发技巧M.机械工业出版社,2007 6 侯伯亨,刘凯，顾新.VHDL 硬件描述语言与数字逻辑电路设计(第三版）M.西安:电子科技大学出版社,2009.6 东方人华.MAX+plus2 入门与提高M.北京:清华大学出版社.2004 8 T Onomi.high-speed single flux-quantum up/down counter for neural computation using stochastic logicJ.Journal of physics,Issue 1,2008 9 Krishnaswamy
39、,S.;Plaza,S.M.;Markov,I.L.;Hayes,J.P.Signature-Based SER Analysis and Design of Logic Circuits.Computer-Aided Design of Integrated Circuits and Systems,IEEE Transactions on,2009,Vol.28,No.1:3-8 10 T.Grzes;V.Salauyou and I.Bulatova.Power estimation methods in digital circuit design.Optoelectronics,In
40、strumentation and Data Processing，2009，Vol.45，No.6:4-7.-25-致 谢 首先感谢教我专业课的各位老师，他们带领我进入了微电子的专业领域。特别要感谢唐老师，这次课程设计教会了我许多的东西，使我的动手能力有了一定的提高。同时要感谢同学们，在课程设计过程中给了我许多的指导，在困难中给我非常大的支持与鼓励。最后，感谢一直支持我的父母亲，他们给了我许多的帮助。-26-附 录 附录一：同步二进制加法计数器 AAA 电路网表*DEVICE SUMMARY*Chip/Input Output Bidir Shareable POF Device Pins
41、Pins Pins LCs Expanders%Utilized aaa EPM7032SLC44-5 3 5 0 5 0 15%User Pins:3 5 0 Project Information c:max2workmyworkaaa.rpt *AUTO GLOBAL SIGNALS*INFO:Signal CLK chosen for auto global Clock INFO:Signal CLRN chosen for auto global Clear Project Information c:max2workmyworkaaa.rpt *FILE HIERARCHY*|74
42、107o:10|74107o:13|74107o:12|74107o:11|Device-Specific Information:c:max2workmyworkaaa.rpt aaa*Logic for device aaa compiled without errors.-27-附录二：4 位二进制计数器 74163 的门级网表*DEVICE SUMMARY*Chip/Input Output Bidir Shareable POF Device Pins Pins Pins LCs Expanders%Utilized k74163 EPM7032SLC44-5 9 5 0 5 4 1
43、5%User Pins:9 5 0 Project Information c:max2workmyworkk74163.rpt *AUTO GLOBAL SIGNALS*INFO:Signal clk chosen for auto global Clock Project Information c:max2workmyworkk74163.rpt*FILE HIERARCHY*|lpm_add_sub:110|lpm_add_sub:110|addcore:adder|lpm_add_sub:110|addcore:adder|addcore:adder0|lpm_add_sub:110|altshift:result_ext_latency_ffs|lpm_add_sub:110|altshift:carry_ext_latency_ffs|lpm_add_sub:110|altshift:oflow_ext_latency_ffs|Device-Specific Information:c:max2workmyworkk74163.rpt k74163 *Logic for device k74163 compiled without errors.