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1、第三章第三章内部存储器内部存储器30 十二月 20222目录目录7.1 存储器概述存储器概述（理解）（理解）7.2 SRAM存储器存储器（理解）（理解）7.3 DRAM存储器存储器（掌握）（掌握）7.4 只读存储器和闪速存储器只读存储器和闪速存储器（理解）（理解）7.5 并行存储器并行存储器（理解）（理解）7.6 CACHE存储器存储器（掌握）（掌握）30 十二月 20223学习要求学习要求l理解存储系统的基本概念理解存储系统的基本概念l熟悉主存的主要技术指标熟悉主存的主要技术指标l掌握主存储器与掌握主存储器与CPUCPU的连接方法的连接方法l理解理解CacheCache的基本概念及工作原理的
2、基本概念及工作原理l掌握掌握Cache-Cache-主存地址映射方法主存地址映射方法 30 十二月 202247.1 存储器概述存储器概述l7.1.1 存储器分类存储器分类 l7.1.2 存储器的分级结构存储器的分级结构l7.1.3 存储器的技术指标存储器的技术指标30 十二月 202257.1.1存储器分类（存储器分类（1/3）l按存储介质分按存储介质分半导体存储器：用半导体器件半导体存储器：用半导体器件(MOS管管)组成的存储器；组成的存储器；磁表面存储器：用磁性材料磁表面存储器：用磁性材料(磁化作用磁化作用)做成的存储器；做成的存储器；光盘存储器：用光介质光盘存储器：用光介质(光学性质光
3、学性质)构成的存储器；构成的存储器；l按存取方式分按存取方式分随机存储器：存取时间和存储单元的物理位置无关；随机存储器：存取时间和存储单元的物理位置无关；顺序存储器：存取时间和存储单元的物理位置有关；顺序存储器：存取时间和存储单元的物理位置有关；半顺序存储器：存取时间部分地依赖于存储单元的物理位置；半顺序存储器：存取时间部分地依赖于存储单元的物理位置；系统主存、系统主存、Cache软盘软盘硬盘硬盘磁带磁带光盘光盘半导体半导体存储器存储器磁带磁带磁盘存储器磁盘存储器30 十二月 202267.1.1存储器分类（存储器分类（2/3）l按存储内容可变性分按存储内容可变性分只读存储器只读存储器(ROM
4、)u只能读出而不能写入的半导体存储器；只能读出而不能写入的半导体存储器；随机读写存储器随机读写存储器(RAM)：u既能读出又能写入的半导体存储器；既能读出又能写入的半导体存储器；l按信息易失性分按信息易失性分易失性存储器：断电后信息即消失的存储器；易失性存储器：断电后信息即消失的存储器；非易失性存储器：断电后仍能保存信息的存储器；非易失性存储器：断电后仍能保存信息的存储器；半导体半导体存储器存储器半导体半导体存储器存储器磁盘磁盘光盘光盘30 十二月 202277.1.1存储器分类（存储器分类（3/3）l按在计算机系统中的作用分按在计算机系统中的作用分主存储器主存储器u能够被能够被CPU直接访问
5、，速度较快，用于保存系统当前运行直接访问，速度较快，用于保存系统当前运行所需的所有程序和数据；所需的所有程序和数据；辅助存储器辅助存储器u不能被不能被CPU直接访问，速度较慢，用于保存系统中的所有直接访问，速度较慢，用于保存系统中的所有的程序和数据；的程序和数据；高速缓冲存储器（高速缓冲存储器（Cache）u能够被能够被CPU直接访问，速度快，用于保存系统当前运行中直接访问，速度快，用于保存系统当前运行中频繁使用的程序和数据；频繁使用的程序和数据；控制存储器控制存储器uCPU内部的存储单元。内部的存储单元。半导体存储器半导体存储器磁盘、光盘存储器磁盘、光盘存储器半导体存储器半导体存储器半导体存
6、储器半导体存储器30 十二月 202287.1.2存储器的分级结构存储器的分级结构动画演示：动画演示：7-1.swf30 十二月 20229CPU缓存缓存主存主存辅存辅存缓存主存层次缓存主存层次主存辅存层次主存辅存层次7.1.2存储器的分级结构（存储器的分级结构（1/2）l系统对存储器的要求：系统对存储器的要求：大容量、高速度、低成本大容量、高速度、低成本l三级存储系统结构三级存储系统结构1 1、加上、加上cachecache的目的为提高速度的目的为提高速度2 2、内存包括、内存包括cachecache和主存和主存1 1、降低了成本，扩大了容量、降低了成本，扩大了容量2 2、虚存系统包括主存和
7、辅存、虚存系统包括主存和辅存在在CPUCPU看来，容量相当于辅存容量，速度相当于看来，容量相当于辅存容量，速度相当于CACHECACHE速度。速度。30 十二月 2022107.1.2存储器的分级结构（存储器的分级结构（2/2）l存储器分级结构中应解决的问题：存储器分级结构中应解决的问题：当需从辅存中寻找指定内容调入主存时，如何准确定位？当需从辅存中寻找指定内容调入主存时，如何准确定位？u依靠相应的辅助软硬件。依靠相应的辅助软硬件。当当CPU访问访问cache，而待访问内容不在，而待访问内容不在cache中时，应如何中时，应如何处理？处理？u从主存向从主存向cache中调入相应内容。中调入相应
8、内容。l以上过程均由操作系统管理。以上过程均由操作系统管理。30 十二月 2022117.1.3主存储器的技术指标主存储器的技术指标存储容量存储容量l存储容量：指存储器能存放二进制代码的总数。存储容量：指存储器能存放二进制代码的总数。存储容量存储容量=存储单元个数存储单元个数存储字长存储字长u用用ab表示表示存储容量存储容量=存储单元个数存储单元个数存储字长存储字长/8u单位为单位为B（字节）（字节）l要求：要求：已知存储容量，能计算出该存储器的地址线和数据线的根数。已知存储容量，能计算出该存储器的地址线和数据线的根数。l例如例如某机存储容量为某机存储容量为2K16，则该系统所需的地址线为，则
9、该系统所需的地址线为根，根，数据线位数为数据线位数为根。根。111630 十二月 2022127.1.3主存储器的技术指标主存储器的技术指标存储速度存储速度l存取时间存取时间(访问时间访问时间)从启动一次访问操作到完成该操作为止所经历的时间；从启动一次访问操作到完成该操作为止所经历的时间；以以ns为单位，存取时间又分读出时间、写入时间两种。为单位，存取时间又分读出时间、写入时间两种。l存取周期存取周期存储器存储器连续启动两次独立的访问操作连续启动两次独立的访问操作所需的最小间隔时间。所需的最小间隔时间。以以ns为单位，为单位，存取周期存取周期=存取时间存取时间+复原时间复原时间。l存储器带宽存
10、储器带宽每秒从存储器进出信息的最大数量；每秒从存储器进出信息的最大数量；单位为位单位为位/秒或者字节秒或者字节/秒。秒。30 十二月 202213求存储器带宽的例子求存储器带宽的例子l设某存储系统的存取周期为设某存储系统的存取周期为500ns，每个存取周期可，每个存取周期可访问访问16位，则该存储器的带宽是多少？位，则该存储器的带宽是多少？存储带宽存储带宽=每周期的信息量每周期的信息量/周期时长周期时长=16位位/(500 10-9)秒秒=7.2 107位位/秒秒=32 106位位/秒秒=32M位位/秒秒30 十二月 2022147.2SRAM存储器存储器l7.2.0主存储器的构成主存储器的构
11、成l7.2.1基本的静态存储元阵列基本的静态存储元阵列l7.2.2基本的基本的SRAM逻辑结构逻辑结构l7.2.3读读/写周期波形图写周期波形图30 十二月 2022157.2.0主存储器的构成主存储器的构成l静态静态RAM（SRAM）由由MOS电路构成的电路构成的双稳触发器双稳触发器保存二进制信息；保存二进制信息；优点：优点：访问速度快，只要不掉电可以永久保存信息；访问速度快，只要不掉电可以永久保存信息；缺点：缺点：集成度低，功耗大，价格高；集成度低，功耗大，价格高；l动态动态RAM（DRAM）由由MOS电路中的电路中的栅极电容栅极电容保存二进制信息；保存二进制信息；优点：优点：集成度高，功
12、耗约为集成度高，功耗约为SRAM的的1/6，价格低；，价格低；缺点：缺点：访问速度慢，电容的放电作用会使信息丢失，要长访问速度慢，电容的放电作用会使信息丢失，要长期保存数据必须期保存数据必须定期刷新定期刷新存储单元；存储单元；主要种类有：主要种类有：SDRAM、DDRSDRAM主要用于构成主要用于构成CacheCache主要用于构成系统主存主要用于构成系统主存30 十二月 202216主存和主存和CPU的联系的联系MDRMARCPU主存主存地址总线地址总线数据总线数据总线读读写写30 十二月 202217l基本存储元基本存储元6个个MOS管形成一位存储元管形成一位存储元；非易失性的存储元非易失
13、性的存储元l644位的位的SRAM结构图结构图存储体排列成存储元阵列，不一定以存储单元形式组织；存储体排列成存储元阵列，不一定以存储单元形式组织；l芯片封装后，芯片封装后，3种外部信号线种外部信号线地址线地址线：2n个单元，对应有个单元，对应有n根地址线；根地址线；u地址信号经过译码电路，产生每个单元的字线选通信号；地址信号经过译码电路，产生每个单元的字线选通信号；数据线数据线：每个单元：每个单元m位，对应有位，对应有m根数据线；根数据线；控制线控制线：读写控制信号：读写控制信号u=1，为读操作；，为读操作；=0，为写操作；，为写操作；7.2.1基本的静态存储元阵列基本的静态存储元阵列动画演示
14、：动画演示：7-2.swf7-2.swfR/WR/WR/W30 十二月 202218六六管管SRAM存存储储元元电电路路位线位线/D位线位线D30 十二月 20221930 十二月 202220l译码驱动方式译码驱动方式方法方法1：单译码：单译码u被选单元由字线直接被选单元由字线直接选定；选定；u适用容量较小的存储适用容量较小的存储芯片。芯片。方法方法2：双译码：双译码u被选单元由被选单元由X、Y两个两个方向的地址决定。方向的地址决定。7.2.2基本基本SRAM存储器逻辑结构存储器逻辑结构动画演示：动画演示：双地址译码器双地址译码器.swf30 十二月 202221SRAM存储器的组成（存储器
15、的组成（1/2）l存储体存储体存储单元的集合，按位将各存储元组织成一个存储单元的集合，按位将各存储元组织成一个存储矩阵存储矩阵；大容量存储器中，通常用大容量存储器中，通常用双译码方式双译码方式来选择存储单元。来选择存储单元。l地址译码器地址译码器将将CPU发出的地址信息转换成发出的地址信息转换成存储元选通信号存储元选通信号的电路。的电路。l译码驱动器译码驱动器X选择线上用于增强驱动能力的电路。选择线上用于增强驱动能力的电路。lI/O电路电路一般包括读写电路和放大电路。一般包括读写电路和放大电路。30 十二月 202222SRAM存储器的组成（存储器的组成（2/2）l片选片选用于决定当前芯片是否
16、被用于决定当前芯片是否被CPU选中，进行访问。选中，进行访问。l读读/写控制电路写控制电路决定对选中存储单元所要进行访问的类型决定对选中存储单元所要进行访问的类型(读读/写写)。l输出驱动电路输出驱动电路增强数据总线的驱动能力。增强数据总线的驱动能力。30 十二月 202223存储体存储体读读写写电电路路MDR数据总线数据总线驱动器驱动器译码器译码器MAR 地址总线地址总线 控制电路控制电路读读写写SRAM存储器的逻辑结构简图存储器的逻辑结构简图30 十二月 20222432K8位的位的SRAM逻辑结构图逻辑结构图动画演示：动画演示：3-3.swfX X方向：方向：8 8根地址线根地址线输出选
17、中输出选中256256行行Y Y方向：方向：7 7根地址线根地址线输出选中输出选中128128列列输入输出时输入输出时分别打开不分别打开不同的缓冲器同的缓冲器输入输出时输入输出时分别打开不分别打开不同的缓冲器同的缓冲器读写、读写、选通选通控制控制三维存储三维存储阵列结构阵列结构30 十二月 202225lIntel2114静态静态RAM芯片是芯片是1K4的存储器的存储器l外部结构外部结构地址总线地址总线10根（根（A0A9）数据总线数据总线4根（根（D0D3）片选信号片选信号/CS，写允许信号，写允许信号/WEu0写，写，1读读l内部存储矩阵结构内部存储矩阵结构6464方阵方阵，共有，共有40
18、96个六管存储元电路；个六管存储元电路；l采用采用双译码方式双译码方式A3A8（6根）用于行译码根）用于行译码64行选择线行选择线;A0A2,A9用于列译码用于列译码16条列选择线条列选择线;每条列选择线同时接每条列选择线同时接4个存储元（共个存储元（共164=64列）列）静态静态RAM芯片举例芯片举例Intel2114Intel2114ABA0A9DBD0D3CSWE30 十二月 2022262114逻逻辑辑结结构构图图30 十二月 2022277.3DRAM存储器存储器l动态动态RAM（DRAM）因为该存储器必须定时刷新，才能维持其中的信息不变；因为该存储器必须定时刷新，才能维持其中的信息
19、不变；lDRAM的存储元的存储元由由MOS晶体管和电容组成的记忆电路；晶体管和电容组成的记忆电路；u电容上的电量来表现存储的信息；电容上的电量来表现存储的信息；u充电充电1，放电，放电0。结构形式结构形式u四管存储元四管存储元u单管存储元单管存储元30 十二月 202228四四管管存存储储元元单管存储元单管存储元30 十二月 2022293.7.1 DRAM存储元的记忆原理存储元的记忆原理1.读出时位线有电流读出时位线有电流 为为“1”位线位线（数据线）（数据线）CsT行线（字线）行线（字线）0 12.写入时写入时CS 充电为充电为“1”放电放电 为为“0”T无电流无电流有电流有电流动画演示：
20、动画演示：3-6.swf30 十二月 2022303.7.2DRAM芯片的逻辑结构芯片的逻辑结构l外部地址引脚比外部地址引脚比SRAM减少一半减少一半;送地址信息时，分行地址和列地址分别传送；送地址信息时，分行地址和列地址分别传送；l内部结构：比内部结构：比SRAM复杂复杂刷新电路：用于存储元的信息刷新；刷新电路：用于存储元的信息刷新；行、列地址锁存器：用于保存完整的地址信息；行、列地址锁存器：用于保存完整的地址信息；u行选通信号行选通信号（RowAddressStrobe）u列选通信号列选通信号 （Columns Address Strobe）lDRAM的读写周期的读写周期与与SRAM的读写
21、周期相似，只是地址总线上的信号有所不同；的读写周期相似，只是地址总线上的信号有所不同；在同一个读写周期内发生变化，分别为行地址、列地址；在同一个读写周期内发生变化，分别为行地址、列地址；存储芯片集成存储芯片集成度高，体积小度高，体积小RASCAS30 十二月 202231DRAM控制电路的构成控制电路的构成l地址多路开关地址多路开关刷新时需要提供刷新地址，非刷新时需提供读写地址；刷新时需要提供刷新地址，非刷新时需提供读写地址；l刷新定时器刷新定时器间隔固定的时间提供一次刷新请求；间隔固定的时间提供一次刷新请求；l刷新地址计数器刷新地址计数器刷新按行进行，用于提供对所要刷新的行进行计数；刷新按行
22、进行，用于提供对所要刷新的行进行计数；l仲裁电路仲裁电路对同时产生的来自对同时产生的来自CPU的访问存储器的请求和来自刷新定时的访问存储器的请求和来自刷新定时器的刷新请求的优先权进行裁定；器的刷新请求的优先权进行裁定；l定时发生器定时发生器提供行地址选通提供行地址选通/RAS、列地址选通、列地址选通/CAS和写信号和写信号/WE。动画演示：动画演示：3-7.swf3-7.swf30 十二月 202232DRAMSRAM存储原理存储原理集成度集成度芯片引脚芯片引脚功耗功耗价格价格速度速度刷新刷新电容电容触发器触发器高高低低少少多多小小大大低低高高慢慢快快有有无无动态动态RAM和静态和静态RAM的
23、比较的比较30 十二月 2022337.7.4存储器容量的扩充存储器容量的扩充l单个存储芯片的容量有限，实际存储器由多个芯片扩展而成；单个存储芯片的容量有限，实际存储器由多个芯片扩展而成；l存储器（存储芯片）与存储器（存储芯片）与CPU的连接的连接数据、地址、控制三总线连接；数据、地址、控制三总线连接；多个存储芯片多个存储芯片CPUu不是一一对应连接不是一一对应连接l关注关注存储芯片与存储芯片与CPU的外部引脚的外部引脚l存储器容量扩充方式存储器容量扩充方式位扩展、字扩展、字位扩展位扩展、字扩展、字位扩展MDRMARCPU主存主存 地址总线地址总线数据总线数据总线读读写写SRAM、DRAM、R
24、OM均可进行容量扩展均可进行容量扩展30 十二月 202234存储芯片与存储芯片与CPU的引脚的引脚l存储芯片的外部引脚存储芯片的外部引脚数据总线数据总线：位数与存储单元字长相同，用于传送数据信息；：位数与存储单元字长相同，用于传送数据信息；地址总线地址总线：位数与存储单元个数为：位数与存储单元个数为2n关系，用于选择存储单元；关系，用于选择存储单元；读写信号读写信号/WE：决定当前对芯片的访问类型；：决定当前对芯片的访问类型；片选信号片选信号/CS：决定当前芯片是否正在被访问决定当前芯片是否正在被访问；lCPU与存储器连接的外部引脚与存储器连接的外部引脚数据总线数据总线：位数与机器字长相同，
25、用于传送数据信息；：位数与机器字长相同，用于传送数据信息；地址总线地址总线：位数与系统中可访问单元个数为：位数与系统中可访问单元个数为2n的关系，用于选择的关系，用于选择访问单元；访问单元；读写信号读写信号/WE：决定当前：决定当前CPU的访问类型；的访问类型；访存允许信号访存允许信号/MREQ：决定是否允许：决定是否允许CPU访问存储器；访问存储器；30 十二月 202235存储器容量的位扩展存储器容量的位扩展l存储单元数不变，每个单元的位数（字长）增加；存储单元数不变，每个单元的位数（字长）增加；l例如：由例如：由1K4的存储芯片构成的存储芯片构成1K8的存储器的存储器l存储芯片与存储芯片
26、与CPU的引脚连接方法：的引脚连接方法：地址线地址线：各芯片的地址线：各芯片的地址线直接直接与与CPU地址线连接；地址线连接；数据线数据线：各芯片的数据线：各芯片的数据线分别与分别与CPU数据线的不同位连接数据线的不同位连接；片选及读写线片选及读写线：各芯片的片选及读写信号：各芯片的片选及读写信号直接直接与与CPU的访存及读的访存及读写信号连接；写信号连接；l注意：注意：CPU对该存储器的访问是对该存储器的访问是对各位扩展芯片的同一单元的同时访问对各位扩展芯片的同一单元的同时访问。1K4存储芯片存储芯片A0A9D0D31K8存储器存储器A0A9D0D730 十二月 202236D7D0CSWE
27、A9A01K41K41010由由1K4的存储芯片构成的存储芯片构成1K8的存储器的存储器30 十二月 202237由由8K1位的芯片构成位的芯片构成8K8位的存储器位的存储器30 十二月 202238存储器容量的字扩展存储器容量的字扩展l字扩展：每个单元位数不变，总的单元个数增加。字扩展：每个单元位数不变，总的单元个数增加。l例如：用例如：用1K8的存储芯片构成的存储芯片构成2K8的存储器的存储器l存储芯片与存储芯片与CPU的引脚连接方法：的引脚连接方法：地址线地址线：各芯片的地址线与：各芯片的地址线与CPU的的低位地址线直接连接低位地址线直接连接；数据线数据线：各芯片的数据线：各芯片的数据线
28、直接直接与与CPU数据线连接；数据线连接；读写线读写线：各芯片的读写信号：各芯片的读写信号直接直接与与CPU的读写信号连接；的读写信号连接；片选信号片选信号：各芯片的片选信号：各芯片的片选信号由由CPU的高位地址和访存信号产生的高位地址和访存信号产生；l注意：注意：CPU对该存储器的访问是对该存储器的访问是对某一字扩展芯片的一个单元的访问对某一字扩展芯片的一个单元的访问。1K8存储芯片存储芯片A0A9D0D72K8存储器存储器A0A10D0D730 十二月 2022391K81K81D7D0A0A9108A10l低位的地址线与各芯片的地址线并联；低位的地址线与各芯片的地址线并联；l多余的高位地
29、址线用来产生相应的片选信号。多余的高位地址线用来产生相应的片选信号。WE由由1K8的存储芯片构成的存储芯片构成2K8的存储器的存储器CSCS30 十二月 202240l16K8的存储芯片：的存储芯片：地址线地址线14根，数据线根，数据线8根，根，/CS，/WElCPU的引脚：的引脚：地址线地址线16根，数据线根，数据线8根，根，/MERQ，/WElCPU的最高的最高2位地址和位地址和/MREQ信号产生信号产生4个芯片的片选信号；个芯片的片选信号；l4个存储芯片构成存储器的地址分配：个存储芯片构成存储器的地址分配：第第1片片00000000000000000011111111111111即即00
30、00H3FFFH第第2片片01000000000000000111111111111111即即4000H7FFFH第第3片片10000000000000001011111111111111即即8000HBFFFH第第4片片11000000000000001111111111111111即即C000HFFFFH用用16K8的芯片构成的芯片构成64K8的存储器的存储器16K816K816K816K80000H3FFFH4000H7FFFH8000H0BFFFH0FFFFH0C000H30 十二月 202241译译码码器器/MREQA14A15/CS16K8 /WE/CS16K8 /WE/CS16K
31、8 /WE/CS16K8 /WEA0A13/WED0D7D0D7D0D7D0D7D0D7存储芯片的字扩展连接图存储芯片的字扩展连接图作为译码器作为译码器的使能信号的使能信号作为译码器的作为译码器的地址输入信号地址输入信号30 十二月 202242l字位扩展：每个单元位数和总的单元个数都增加。字位扩展：每个单元位数和总的单元个数都增加。l例如：用例如：用1K4的存储芯片构成的存储芯片构成2K8的存储器的存储器l扩展方法扩展方法先进行位扩展，形成满足位要求的存储芯片组；先进行位扩展，形成满足位要求的存储芯片组；再使用存储芯片组进行字扩展。再使用存储芯片组进行字扩展。l要求：能够计算出字位扩展所需的
32、存储芯片的数目。要求：能够计算出字位扩展所需的存储芯片的数目。例如：用例如：用LK的芯片构成的芯片构成MN的存储系统；的存储系统；u所需芯片总数为所需芯片总数为M/LN/K片。片。存储芯片的字位扩展存储芯片的字位扩展1K4存储芯片存储芯片A0A9D0D32K8存储器存储器A0A10D0D730 十二月 2022431.共需要几块芯片，进行如何扩展？共需要几块芯片，进行如何扩展？8片片2M8的的SRAM芯片进行字扩展；芯片进行字扩展；2.数据线怎么连？数据线怎么连？各芯片的数据线均直接与各芯片的数据线均直接与CPU的的8位数据总线连接；位数据总线连接；3.地址线怎么连？地址线怎么连？各芯片的地址
33、线均直接与各芯片的地址线均直接与CPU的最低的最低21位地址线连接；位地址线连接；4.控制线怎么连？控制线怎么连？读写信号直接连接；读写信号直接连接；剩余的高剩余的高3位地址线和位地址线和/MREQ和译码产生各芯片的片选和译码产生各芯片的片选信号信号/CS；【练习练习】用用2M8的的SRAM芯片构成一个芯片构成一个16M8的存储器，请回答以下问题：的存储器，请回答以下问题：30 十二月 202244存储器与存储器与CPU的连接补充例子的连接补充例子做题思路：做题思路：l审题确定所需扩展的类型，选择合适的存储芯片；审题确定所需扩展的类型，选择合适的存储芯片；原则：尽量作简单的扩展（位扩展原则：尽
34、量作简单的扩展（位扩展字扩展字扩展字位扩展）字位扩展）l分析存储芯片和分析存储芯片和CPU的引脚特性（地址范围、地址线数目、容的引脚特性（地址范围、地址线数目、容量要求等），确定引脚的连接；量要求等），确定引脚的连接；尤其是在进行字扩展时，特别注意片选信号的产生。尤其是在进行字扩展时，特别注意片选信号的产生。u3-8译码器译码器74LS138、双双2-4译码器译码器74LS139l画出逻辑连接图，作必要的分析说明。画出逻辑连接图，作必要的分析说明。30 十二月 20224574LS138译码器译码器l用于地址译码的用于地址译码的3-8译码器译码器；输入输入3位地址信号，译码产生位地址信号，译码
35、产生8个不同的选通输出；个不同的选通输出；l外部的结构图外部的结构图l引脚作用：引脚作用：输入信号输入信号A、B、C引入所要译码的三位地址信号引入所要译码的三位地址信号输出信号输出信号/Y0/Y7对应每一个存储单元，低电平有效对应每一个存储单元，低电平有效使能信号使能信号G1、/G2A、/G2B：当且仅当当且仅当G11、/G2A0、/G2B0时，译码器正常工作时，译码器正常工作Y5Y6G2BG2AG1ABCY0Y1Y2Y3Y4Y7使能使能控制端控制端地址地址输入端输入端选选通通输输出出端端30 十二月 20224674LS138译码器逻辑功能表译码器逻辑功能表30 十二月 20224774LS
36、138译码器内部结构图译码器内部结构图30 十二月 20224874LS139译码器译码器l用于地址译码的用于地址译码的2-4译码器译码器；输入输入2位地址信号，译码产生位地址信号，译码产生4个不同的选通输出；个不同的选通输出；l外部的结构图外部的结构图l引脚作用：引脚作用：输入信号输入信号A、B引入所要译码的两位地址信号；引入所要译码的两位地址信号；输出信号输出信号/Y0/Y3对应每一个存储单元，低电平有效；对应每一个存储单元，低电平有效；使能信号使能信号/G：当且仅当当且仅当/G0时，译码器正常工作；时，译码器正常工作；使能使能控制端控制端地址地址输入端输入端选选通通输输出出端端2Y12Y
37、2G1G21A1B1Y01Y11Y21Y32Y02Y32A2B30 十二月 20224974LS139译码器的逻辑功能表译码器的逻辑功能表30 十二月 202250l存储器地址段分析：存储器地址段分析：A15A11A10A9A00110000000000000011001111111111101101000000000000110101111111111l存储芯片选择存储芯片选择系统程序区：系统程序区：1片片2K8ROM用户程序区：用户程序区：2片片1K4RAM，做位扩展，做位扩展 例例1.设设CPU有有16根地址线，根地址线，8根数据线，并用根数据线，并用/MREQ作访存控制信号作访存控制信
38、号现有下列芯片：现有下列芯片：1K4RAM；4K8RAM；8K8RAM；2K8ROM；4K8ROM；8K8ROM及及74LS138等电路等电路要求：构成要求：构成地址为地址为600067FFH的系统程序区、地址为的系统程序区、地址为68006BFFH的用户程序区的用户程序区，选择芯片并画出逻辑连接图。，选择芯片并画出逻辑连接图。系统程序区系统程序区2K8位位用户程序区用户程序区1K8位位再做字扩展再做字扩展6000H67FFH6800H6BFFH30 十二月 202251芯片及引脚分析芯片及引脚分析l2K8ROM地址线：地址线：A0A10数据线：数据线：D0D7控制线：控制线：/CSl1K4R
39、AM地址线：地址线：A0A9数据线：数据线：D0D3控制线：控制线：/CS、/WElCPU地址线：地址线：A0A15数据线：数据线：D0D7控制线：控制线：/WE、/MREQ2K8ROMA0A10D0D7/CS/CS1K4RAMA0A9D0D3/WEA15A11 0110 0 A15A10 0110 10 A15A12 0110应使用应使用A15A11作为地作为地址译码信号，产生各址译码信号，产生各存储芯片的存储芯片的/CS30 十二月 202252逻辑连接图逻辑连接图1K4RAMA9A0D3D0/WE/CS1K4RAMA9A0D3D0/WE/CS2K8ROMA10A0D7 D0/CS74LS
40、138G1/G2A/G2BCBA/Y4/Y5&CPU A14A15/MREQA10A13A12A11A9A0D3D0D7D4/WE100100110 0000110 130 十二月 20225332K16RAMA14A0D15D0/WE/CS32K16RAMA14A0D15D0/WE/CSCPU A15A14A0D15D0D31D16/WE32K16RAMA14A0D15D0/WE/CS32K16RAMA14A0D15D0/WE/CS130 十二月 202254译码设计方案译码设计方案2&A15A14A13A12A1111选通选通ROM区区A10选通选通RAM区区30 十二月 202255l可
41、选存储芯片：可选存储芯片：1K4RAM；4K8RAM；8K8RAM；2K8ROM；4K8ROM；8K8ROM；l存储器地址分析：存储器地址分析：最小最小8K系统程序区系统程序区00000000000000000001111111111111接下来的接下来的16K用户程序区用户程序区0010000000000000001111111111111101000000000000000101111111111111最大最大4K系统程序工作区系统程序工作区11110000000000001111111111111111例例2.CPU及芯片同上题，要求主存地址空间满足：最小及芯片同上题，要求主存地址空间满
42、足：最小8K为系统程序区，与其相邻的为系统程序区，与其相邻的16K地址为用户程序区，最地址为用户程序区，最大大4K地址空间为系统程序工作区，划出逻辑图及指出地址空间为系统程序工作区，划出逻辑图及指出芯片种类及片数。芯片种类及片数。1片片8K8ROM，高，高3位地址为位地址为0002片片8K8RAM，高，高3位地址为位地址为001、0101片片4K8RAM，高，高4位地址为位地址为1111（哈尔滨工业大学（哈尔滨工业大学19991999年研究生试题）年研究生试题）30 十二月 202256逻辑连接图逻辑连接图4K8RAMA11A0D7D0/WE/CS8K8RAMA12A0D7D0/WE/CS8K
43、8ROMA12A0D7 D0/CSCPU /MREQA12A15A14A13A11A0D7D0/WE8K8RAMA12A0D7D0/WE/CS+5V74LS138G1/G2A/G2BCBA/Y0/Y1/Y2/Y7000001010&11130 十二月 202257例例3.某机地址总线某机地址总线16根根(A15A0)，双向数据总线，双向数据总线8根根(D7D0)，控制总线有控制总线有/MREQ(允许访存低有效允许访存低有效)，R/W(读读/写写)，主存地，主存地址空间分配如下：址空间分配如下：08191为系统程序区；为系统程序区；819232767为用户程序区；为用户程序区；最后最后2K地址空
44、间为系统程序工作区；地址空间为系统程序工作区；上述地址为十进制，按字节编址，现有如下芯片上述地址为十进制，按字节编址，现有如下芯片ROM：8K8位位RAM：16K1、2K8、4K8、8K8请从上述芯片中选择适当芯片设计该计算机主存储器，画出请从上述芯片中选择适当芯片设计该计算机主存储器，画出主存储器与主存储器与CPU连接逻辑图连接逻辑图(用用3:8译码器译码器74LS138作片选逻作片选逻辑辑)说明选哪些存储器芯片，选多少片说明选哪些存储器芯片，选多少片？（哈尔滨工业大学（哈尔滨工业大学19991999年研究生试题）年研究生试题）30 十二月 202258lCPU：16根地址线，根地址线，8根
45、数据线根数据线l地址分配：地址分配：08191，共，共8KB（81024）00000000000000000001111111111111819232767，共，共32768-8192=24576=241024=24KB001000000000000000111111111111110100000000000000010111111111111101100000000000000111111111111111最后最后2K11111000000000001111111111111111分分析析1片片8K8ROM高高3位地址为位地址为0003片片8K8RAM高高3位地址分别为位地址分别为001、0
46、10、0111片片2K8RAM，高，高5位地址为位地址为111 1130 十二月 202259逻辑连接图逻辑连接图2K8RAMA10A0D7D0/WE/CS8K8RAMA12A0D7D0/WE/CS8K8ROMA12A0D7 D0/CS8K8RAMA12A0D7D0/WE/CS+5V&8K8RAMA12A0D7D0/WE/CSCPU /MREQA11A15A14A12A10A0D7D0/WEA1374LS138G1/G2A/G2BCBA/Y0/Y1/Y2/Y7/Y330 十二月 202260存储器设计的连接要点存储器设计的连接要点l地址线的连接地址线的连接用用CPU的低位地址线的低位地址线与芯
47、片地址线直接连接；与芯片地址线直接连接；l数据线的连接数据线的连接用用CPU的对应位数据线的对应位数据线与芯片的数据线直接连接；与芯片的数据线直接连接；l读读/写控制信号线的连接写控制信号线的连接用用CPU的读的读/写控制信号线写控制信号线直接与存储芯片直接连接；直接与存储芯片直接连接；l片选线的连接片选线的连接一般使用一般使用CPU的高位地址线的和的高位地址线的和CPU的访存允许控制信号的访存允许控制信号线线/MREQ，经译码器译码后产生各芯片的片选信号。，经译码器译码后产生各芯片的片选信号。关键点，也是最容易出错的地方。关键点，也是最容易出错的地方。30 十二月 20226109年考研真题
48、年考研真题15.某计算机主存容量为某计算机主存容量为64KB，其中，其中ROM区为区为4KB，其余为，其余为RAM区，按字节编址，现要用区，按字节编址，现要用2K8位的位的ROM芯片和芯片和4K4位的位的RAM芯片来设计该存储器，则需要上述规格的芯片来设计该存储器，则需要上述规格的ROM芯芯片数和片数和RAM芯片数分别是（芯片数分别是（）A.1、15B.2、15C.1、30D.2、30D30 十二月 20226210年考研真题年考研真题15.假定用若干个假定用若干个2K4位芯片组成一个位芯片组成一个8K8位的存储器，则地址位的存储器，则地址0B1FH所在芯片的最小地址是（所在芯片的最小地址是（
49、）A.0000HB.0600HC.0700HD.0800H16、下列有关、下列有关RAM和和ROM的叙述中，正确的是（的叙述中，正确的是（）I、RAM是易失性存储器，是易失性存储器，ROM是非易失性存储器是非易失性存储器 II、RAM和和ROM都是采用随机存取的方式进行信息访问都是采用随机存取的方式进行信息访问 III、RAM和和ROM都可用作都可用作Cache IV、RAM和和ROM都需要进行刷新都需要进行刷新A.仅仅I和和IIB.仅仅II和和IIIC.仅仅I,II，IIID.仅仅II，III，IVDA30 十二月 202263课堂练习课堂练习1l设某设某CPU地址总线共有地址总线共有16根
50、，数据总线共有根，数据总线共有16根，已知系根，已知系统中存储器的划分如下：统中存储器的划分如下：ROM区：区：0000H3FFFHRAM区：起始地址为区：起始地址为6000H，24K16位的位的RAM区域区域现有现有16K16位位ROM芯片，芯片，8K16位位RAM芯片，试完成以芯片，试完成以下问题。下问题。所需所需8K16位位RAM芯片的个数是多少？芯片的个数是多少？分析每个芯片的地址范围，并说明译码方案。分析每个芯片的地址范围，并说明译码方案。画出此存储器组成逻辑框图（包括画出此存储器组成逻辑框图（包括ROM和和RAM区）。区）。30 十二月 202264课堂练习课堂练习1的解答（的解答