《项目6.4-项目实施.优秀PPT.ppt》由会员分享，可在线阅读，更多相关《项目6.4-项目实施.优秀PPT.ppt（11页珍藏版）》请在taowenge.com淘文阁网|工程机械CAD图纸|机械工程制图|CAD装配图下载|SolidWorks_CaTia_CAD_UG_PROE_设计图分享下载上搜索。
1、EDA技术应用项目课件技术应用项目课件项目六 数字时钟的原理图VHDL混合设计(四)项目实施项目实施四、项目实施四、项目实施n微机一台（Windows XP系统、安装好Quartus 5.0等相关软件）nEDA学习开发板一块nUSB电源线一条nISP下载线一条。硬件平台准备硬件平台准备硬件平台准备硬件平台准备 四、项目实施四、项目实施1.Quartus VHDL设计输入法设计输入法(1)(1)创建工程创建工程 n在D:alteraQuartus50 exampleclock下建立项目clock，选择EPM240T100C5作为目标器件n建立并编辑seccount.vhd、mincount.vh
2、d、count24.vhd、scanselect.vhd、seg7.vhd五个文件。其中seg7.vhd在项目三的项目中已经设计成功，可以干脆添加到工程中。（2 2）建立编辑）建立编辑VHDLVHDL设计文件设计文件四、项目实施四、项目实施1.Quartus VHDL设计输入法设计输入法(3)(3)各子模块单独编译、仿真各子模块单独编译、仿真 秒模块的仿真结果 分模块的仿真结果 四、项目实施四、项目实施1.Quartus VHDL设计输入法设计输入法 扫描模块的仿真结果 时模块的仿真结果 四、项目实施四、项目实施1.Quartus VHDL设计输入法设计输入法(4)(4)建立编辑顶层原理图设计
3、文件建立编辑顶层原理图设计文件 右键点击seccount.vhd，在弹出的菜单中选择Create Symbol Files for current File，创建seccount.vhd文件的图元 n右键点击seccount.vhd，在弹出的菜单中选择Create Symbol Files for current File，创建seccount.vhd文件的图元 n创建顶层原理图文件clock.bdf，在原理图编辑窗口双击鼠标左键，在弹出的Symbol窗口中的Library栏中，单击Project前面的加号，在绽开书目中可以找到刚才通过.vhd文件创建的5个图元。四、项目实施四、项目实施1.Q
4、uartus VHDL设计输入法设计输入法 n编辑完成顶层原理图设计文件 四、项目实施四、项目实施1.Quartus VHDL设计输入法设计输入法 n整个项目全编译，并进行波形仿真四、项目实施四、项目实施1.Quartus VHDL设计输入法设计输入法（5）引脚安排 依据设计实体结构和硬件电路要求，对引脚进行引脚安排。（6）编程下载 完成全编译，进行器件下载编程。四、项目实施四、项目实施2.2.硬件电路调试及排故硬件电路调试及排故 n电路调试：电路调试：n1 1依据项目须要，接通电源后，视察时钟计数是否符合设依据项目须要，接通电源后，视察时钟计数是否符合设计要求。按下清零键，视察清零是否正常。
5、按下调时、调分键，计要求。按下清零键，视察清零是否正常。按下调时、调分键，视察调整是否正常。视察调整是否正常。n故障分析及解除：故障分析及解除：n1.1.时、分、秒显示错位。出现这种状况，只需将时、分、秒显示错位。出现这种状况，只需将138138的输入的输入即即sel2.0sel2.0的依次颠倒即可。的依次颠倒即可。n2 2当时钟计数到当时钟计数到0 0时时5959分分5959秒时，再来一个脉冲，时跟着秒秒时，再来一个脉冲，时跟着秒一起计数，直至秒计到一起计数，直至秒计到5959再次进位。出现这种状况，可推断出分再次进位。出现这种状况，可推断出分的进位信号持续了的进位信号持续了1 1分钟的高电平，可修改程序有关分进位部分。分钟的高电平，可修改程序有关分进位部分。